基本單元電路chap4-2

1、CMOSCMOS組合邏輯門的設(shè)計(jì)組合邏輯門的設(shè)計(jì)CMOS組合邏輯門的設(shè)計(jì). 2本章重點(diǎn)本章重點(diǎn)深入討論深入討論CMOS邏輯系列邏輯系列靜態(tài)和動(dòng)態(tài)、傳輸晶體管、無(wú)比和有靜態(tài)和動(dòng)態(tài)、傳輸晶體管、無(wú)比和有比邏輯比邏輯優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性低功耗高性能的電路設(shè)計(jì)技術(shù)低功耗高性能的電路設(shè)計(jì)技術(shù)CMOS組合邏輯門的設(shè)計(jì). 31 1 引言引言組合電路組合電路(非再生電路非再生電路)的特點(diǎn)的特點(diǎn)時(shí)序電路時(shí)序電路(再生電路再生電路)的特點(diǎn)的特點(diǎn)評(píng)價(jià)一個(gè)邏輯門的設(shè)計(jì)指標(biāo)評(píng)價(jià)一個(gè)邏輯門的設(shè)計(jì)指標(biāo)不同的應(yīng)用會(huì)有不同的重點(diǎn)指標(biāo)不同的應(yīng)用會(huì)有不同的重點(diǎn)指標(biāo)Output =

2、 f(In) Output = f(In, Previous In)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)(a)組合電路組合電路 (b)(b)時(shí)序電路時(shí)序電路CMOS組合邏輯門的設(shè)計(jì). 42 2 靜態(tài)靜態(tài)CMOSCMOS設(shè)計(jì)設(shè)計(jì)靜態(tài)靜態(tài)CMOS 每一時(shí)刻每個(gè)門的輸出通過(guò)一個(gè)低阻路徑連到每一時(shí)刻每個(gè)門的輸出通過(guò)一個(gè)低阻路徑連到VDD或或VSS上上同時(shí)在任何時(shí)候該門的輸出即為該電路實(shí)現(xiàn)的布爾函數(shù)值同時(shí)在任何時(shí)候該門的輸出即為該電路實(shí)現(xiàn)的布爾函數(shù)值動(dòng)態(tài)動(dòng)態(tài)CMOS 把信號(hào)值暫時(shí)存放在高阻抗電路節(jié)點(diǎn)的電容

3、上把信號(hào)值暫時(shí)存放在高阻抗電路節(jié)點(diǎn)的電容上所形成的門比較簡(jiǎn)單且比較快速所形成的門比較簡(jiǎn)單且比較快速對(duì)噪聲敏感程度增加對(duì)噪聲敏感程度增加本節(jié)討論的靜態(tài)電路類型的設(shè)計(jì)：本節(jié)討論的靜態(tài)電路類型的設(shè)計(jì)：互補(bǔ)互補(bǔ)CMOS有比邏輯有比邏輯(偽偽NMOS和和DCVSL)傳輸管邏輯傳輸管邏輯CMOS組合邏輯門的設(shè)計(jì). 52.1 2.1 互補(bǔ)互補(bǔ)CMOSCMOS概念：概念：靜態(tài)靜態(tài)CMOS門是上拉網(wǎng)絡(luò)門是上拉網(wǎng)絡(luò)(PUN)和下拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)(PDN)的組合的組合PUN和和PDN網(wǎng)絡(luò)是以相互排斥的方式構(gòu)成的網(wǎng)絡(luò)是以相互排斥的方式構(gòu)成的在穩(wěn)定狀態(tài)時(shí)輸出節(jié)點(diǎn)總是一個(gè)低阻節(jié)點(diǎn)在穩(wěn)定狀態(tài)時(shí)輸出節(jié)點(diǎn)總是一個(gè)低阻節(jié)點(diǎn)VDD

4、F(In1,In2,InN)In1In2InNIn1In2InNPUNPDN由由PMOS管構(gòu)成管構(gòu)成上拉網(wǎng)絡(luò)：每當(dāng)上拉網(wǎng)絡(luò)：每當(dāng)F(In1,In2,InN) = 1時(shí)，它時(shí)，它將提供一條在輸出和將提供一條在輸出和VDD之間的通路之間的通路 由由NMOS管構(gòu)成管構(gòu)成下拉網(wǎng)絡(luò)：每當(dāng)下拉網(wǎng)絡(luò)：每當(dāng)F(In1,In2,InN) = 0時(shí)，它時(shí)，它將提供一條在輸出和將提供一條在輸出和GND之間的通路之間的通路CMOS組合邏輯門的設(shè)計(jì). 6 在構(gòu)成在構(gòu)成PUN和和PDN網(wǎng)絡(luò)時(shí)應(yīng)當(dāng)記住以下幾點(diǎn)：網(wǎng)絡(luò)時(shí)應(yīng)當(dāng)記住以下幾點(diǎn)：晶體管可以看成是由其柵信號(hào)控制的開(kāi)關(guān)晶體管可以看成是由其柵信號(hào)控制的開(kāi)關(guān)PDN由由NMOS

5、器件構(gòu)成，而器件構(gòu)成，而PUN由由PMOS器件構(gòu)成。理由是器件構(gòu)成。理由是NMOS管產(chǎn)生管產(chǎn)生“強(qiáng)零強(qiáng)零”而而PMOS管產(chǎn)生管產(chǎn)生“強(qiáng)強(qiáng)1”(b) (b) 利用利用NMOSNMOS和和PMOSPMOS開(kāi)關(guān)下拉一個(gè)節(jié)點(diǎn)開(kāi)關(guān)下拉一個(gè)節(jié)點(diǎn)VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnCLVDDVDDVDD |VTp|CLSDSDVGSSSDDVGS(a) (a) 利用利用NMOSNMOS和和PMOSPMOS開(kāi)關(guān)上拉一個(gè)節(jié)點(diǎn)開(kāi)關(guān)上拉一個(gè)節(jié)點(diǎn)CMOS組合邏輯門的設(shè)計(jì). 7NMOS邏輯規(guī)則：邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)串聯(lián)器件實(shí)現(xiàn)AND操作，并聯(lián)器件實(shí)現(xiàn)操作，并聯(lián)器件實(shí)現(xiàn)OR操作操作

6、 PMOS邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)邏輯規(guī)則：串聯(lián)器件實(shí)現(xiàn)NOR操作，并聯(lián)器件實(shí)現(xiàn)操作，并聯(lián)器件實(shí)現(xiàn)NAND操作操作PUN和和PDN 是對(duì)偶網(wǎng)絡(luò)是對(duì)偶網(wǎng)絡(luò)互補(bǔ)門在本質(zhì)上是反相的互補(bǔ)門在本質(zhì)上是反相的 (NAND, NOR, XNOR)實(shí)現(xiàn)一個(gè)具有實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門所需要的晶體管數(shù)目為個(gè)輸入的邏輯門所需要的晶體管數(shù)目為2N(a) (a) 串聯(lián)串聯(lián) (b) (b) 并聯(lián)并聯(lián)ABBA ABBA CMOS組合邏輯門的設(shè)計(jì). 8例例1 1 兩輸入兩輸入NANDNAND門門ABABABF001011101110ABVDDBACMOS組合邏輯門的設(shè)計(jì). 9例例2 CMOS2 CMOS復(fù)合門的綜合復(fù)合門

7、的綜合DABC)CB(ADF DABCVDDCMOS組合邏輯門的設(shè)計(jì). 10互補(bǔ)互補(bǔ)CMOSCMOS門的靜態(tài)特性門的靜態(tài)特性ABABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS1DDSSBAF 0.5 m/0.25 m NMOS0.75 m /0.25 m PMOSweakerPUN0123012 A A，B :0B :01 1 B=1B=1，A:0A:01 1 A=1A=1，B:0B:01 1代表很代表很強(qiáng)的上拉；強(qiáng)的上拉；和的和的PUN較弱較弱 和之和之間的差別間的差別主要來(lái)自主要來(lái)自于內(nèi)部節(jié)于內(nèi)部節(jié)點(diǎn)點(diǎn)int的狀的狀態(tài)態(tài)DC電壓傳輸特性與數(shù)據(jù)輸入模式有關(guān)電壓傳輸特

8、性與數(shù)據(jù)輸入模式有關(guān)q閾值電壓閾值電壓 M M2 2比比M M1 1高的原因是由于體效應(yīng)高的原因是由于體效應(yīng) ( ( ) )VTn2 = VTn0 + ( (|2 F| + Vint) - |2 F|) since VSB of M2 is not zero (when VB = 0) due to the presence of CintVTn1 = VTn0CMOS組合邏輯門的設(shè)計(jì). 11互補(bǔ)互補(bǔ)CMOSCMOS門的傳播延時(shí)門的傳播延時(shí)傳播延時(shí)也取決于輸入模式傳播延時(shí)也取決于輸入模式1.由低到高的翻轉(zhuǎn)由低到高的翻轉(zhuǎn)2個(gè)個(gè)P管都導(dǎo)通，延時(shí)為管都導(dǎo)通，延時(shí)為 0.69 (Rp/2) CL只有只

9、有1個(gè)個(gè)P管導(dǎo)通，延時(shí)為管導(dǎo)通，延時(shí)為 0.69 Rp CL2.由高到低的翻轉(zhuǎn)由高到低的翻轉(zhuǎn)2個(gè)個(gè)N管都導(dǎo)通，延時(shí)為管都導(dǎo)通，延時(shí)為 0.69 (2Rn) CL增加串聯(lián)的器件會(huì)使電路變慢，因而器件增加串聯(lián)的器件會(huì)使電路變慢，因而器件必須設(shè)計(jì)得較寬以避免性能下降必須設(shè)計(jì)得較寬以避免性能下降對(duì)于對(duì)于NAND門，門，NMOS器件設(shè)計(jì)成器件設(shè)計(jì)成2倍寬，倍寬，PMOS器件不變器件不變CLARnRpRpBRnCintBA圖圖6.8 6.8 兩輸入兩輸入NANDNAND門的等效門的等效RCRC模型模型CMOS組合邏輯門的設(shè)計(jì). 12例例6.3 6.3 延時(shí)取決于輸入模式延時(shí)取決于輸入模式A=B=10A=1

10、, B=10A=10, B=1time, psecVoltage, V輸入數(shù)據(jù)模式輸入數(shù)據(jù)模式延時(shí)延時(shí)(ps)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=1572輸入輸入NAND門門NMOS = 0.5 m/0.25 mPMOS = 0.75 m/0.25 mCL = 10 fF估計(jì)延時(shí)可以是相當(dāng)復(fù)雜的，它需要仔細(xì)考慮內(nèi)部節(jié)點(diǎn)的電容以及數(shù)估計(jì)延時(shí)可以是相當(dāng)復(fù)雜的，它需要仔細(xì)考慮內(nèi)部節(jié)點(diǎn)的電容以及數(shù)據(jù)模式據(jù)模式CMOS組合邏輯門的設(shè)計(jì). 13確定確定NAND和和NOR門中晶體管的尺寸門中晶體管的尺寸CLBRnARpBRpA

11、RnCintBRpARpARnBRnCLCint22221144利用利用NAND實(shí)現(xiàn)比用實(shí)現(xiàn)比用NOR實(shí)現(xiàn)更好實(shí)現(xiàn)更好 確定復(fù)合門的尺寸使它的最壞延時(shí)近似等于反相器確定復(fù)合門的尺寸使它的最壞延時(shí)近似等于反相器(PMOS(PMOS為為2 2，NMOSNMOS為為1), 1), 不考慮器件增大對(duì)不考慮器件增大對(duì)C CL L的影響的影響CMOS組合邏輯門的設(shè)計(jì). 14思考題思考題6.1 6.1 確定互補(bǔ)確定互補(bǔ)CMOSCMOS門中晶體管的尺寸門中晶體管的尺寸DABDAB122244886366 CBADOUT CC扇入的影響扇入的影響CMOS組合邏輯門的設(shè)計(jì). 15CMOS組合邏輯門的設(shè)計(jì). 16假

12、設(shè)所有的假設(shè)所有的NMOS器件具有相同的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)扇入的影響扇入的影響CLAR5C3AR6BR7CR8DBC2CC1DR4R3R2R1F分布分布RC模型模型(Elmore延時(shí)延時(shí))tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL)注意：注意：M1的電阻出現(xiàn)在所有項(xiàng)中，這使該器的電阻出現(xiàn)在所有項(xiàng)中，這使該器件試圖最小化延時(shí)的時(shí)候顯得尤為重要件試圖最小化延時(shí)的時(shí)候顯得尤為重要CMOS組合邏輯門的設(shè)計(jì). 17例例6.4 6.4 一個(gè)四輸入互補(bǔ)一個(gè)四

13、輸入互補(bǔ)CMOS NANDCMOS NAND門門手工分析的目的不是要提供傳播延時(shí)完全精確的預(yù)測(cè)，而是要給出手工分析的目的不是要提供傳播延時(shí)完全精確的預(yù)測(cè)，而是要給出一個(gè)什么因素會(huì)影響延時(shí)的直觀認(rèn)識(shí)并幫助初步確定晶體管的尺寸一個(gè)什么因素會(huì)影響延時(shí)的直觀認(rèn)識(shí)并幫助初步確定晶體管的尺寸VDDGND in1 in2 in3 in4OutCMOS組合邏輯門的設(shè)計(jì). 18注意：應(yīng)該避免扇入大于或等于注意：應(yīng)該避免扇入大于或等于4扇入的平方扇入的平方函數(shù)函數(shù)扇入的線性扇入的線性函數(shù)函數(shù)t tp p與扇入的關(guān)系與扇入的關(guān)系互補(bǔ)互補(bǔ)CMOS的缺點(diǎn)的缺點(diǎn)晶體管數(shù)目為晶體管數(shù)目為2N，明顯增加了它的實(shí)現(xiàn)面積，明顯增

14、加了它的實(shí)現(xiàn)面積互補(bǔ)互補(bǔ)CMOS門的傳播延時(shí)隨扇入數(shù)迅速增加門的傳播延時(shí)隨扇入數(shù)迅速增加一個(gè)門的一個(gè)門的無(wú)負(fù)載本征延時(shí)無(wú)負(fù)載本征延時(shí)在最壞情況下是扇入數(shù)的二次函數(shù)在最壞情況下是扇入數(shù)的二次函數(shù)tpHLtpLHCMOS組合邏輯門的設(shè)計(jì). 19大扇入時(shí)的設(shè)計(jì)技術(shù)大扇入時(shí)的設(shè)計(jì)技術(shù)1.調(diào)整晶體管尺寸調(diào)整晶體管尺寸當(dāng)心當(dāng)心“自載效應(yīng)自載效應(yīng)”只有當(dāng)負(fù)載以扇出為主時(shí)放大尺寸才起作用只有當(dāng)負(fù)載以扇出為主時(shí)放大尺寸才起作用2.逐級(jí)加大晶體管尺寸逐級(jí)加大晶體管尺寸降低了起主要作用的電阻，同時(shí)使得電容的增加保持在一定的范降低了起主要作用的電阻，同時(shí)使得電容的增加保持在一定的范圍內(nèi)圍內(nèi)缺點(diǎn)：版圖復(fù)雜缺點(diǎn)：版圖復(fù)雜

15、InNCLC3C2C1In1In2In3M1M2M3MN分布分布RC線線M1 M2 M3 MN(最靠近輸出的晶體管尺寸最小最靠近輸出的晶體管尺寸最小)缺點(diǎn)：畫(huà)實(shí)際的版圖困難缺點(diǎn)：畫(huà)實(shí)際的版圖困難可以使延時(shí)可以使延時(shí)減少減少20% 以上以上; 但隨工藝特但隨工藝特征尺寸的減征尺寸的減小，這種方小，這種方法的收益也法的收益也在減小。在減小。CMOS組合邏輯門的設(shè)計(jì). 203.重新安排輸入重新安排輸入關(guān)鍵信號(hào)和關(guān)鍵路徑的概念關(guān)鍵信號(hào)和關(guān)鍵路徑的概念把關(guān)鍵路徑上的晶體管靠近門的輸出端可以提高速度把關(guān)鍵路徑上的晶體管靠近門的輸出端可以提高速度C2C1In1In2In3M1M2M3CLC2C1In3In2

16、In1M1M2M3CLcritical pathcritical path10111101chargedchargedchargedchargeddischargeddischarged延時(shí)取決于延時(shí)取決于C CL L, C, C1 1和和C C2 2放電放電所需要的時(shí)間所需要的時(shí)間延時(shí)取決于延時(shí)取決于C CL L放電所需要的放電所需要的時(shí)間時(shí)間CMOS組合邏輯門的設(shè)計(jì). 214.重組邏輯結(jié)構(gòu)重組邏輯結(jié)構(gòu)可能降低對(duì)扇入的要求，從而減少門的延時(shí)可能降低對(duì)扇入的要求，從而減少門的延時(shí)F = ABCDEFGHCMOS組合邏輯門的設(shè)計(jì). 22CMOS組合邏輯門的設(shè)計(jì). 235. 加入加入buffer

17、采用加入采用加入bufferbuffer將多扇入和大扇出隔離開(kāi)，將多扇入和大扇出隔離開(kāi)，從而減少門的延時(shí)從而減少門的延時(shí)CLCLtp與扇出的關(guān)系與扇出的關(guān)系tpNOR2tp (psec)eff. fan-out假設(shè)所有的假設(shè)所有的門具有相同門具有相同的驅(qū)動(dòng)能力的驅(qū)動(dòng)能力. .tpNAND2tpINVPMOSPMOS器件的遷移器件的遷移率比率比NMOSNMOS器件低器件低，應(yīng)盡可能避免，應(yīng)盡可能避免PMOSPMOS器件串聯(lián)器件串聯(lián)非門、與非門和或非門的傳播延時(shí)與扇出的關(guān)系曲線非門、與非門和或非門的傳播延時(shí)與扇出的關(guān)系曲線CMOS組合邏輯門的設(shè)計(jì). 24tp與扇入、扇出的關(guān)系與扇入、扇出的關(guān)系 扇

18、入扇入: : 由于同時(shí)增加電阻和電容，從而使傳播延由于同時(shí)增加電阻和電容，從而使傳播延時(shí)近似呈平方關(guān)系增加時(shí)近似呈平方關(guān)系增加 扇出扇出: : 每增加一個(gè)扇出則增加兩個(gè)柵電容到每增加一個(gè)扇出則增加兩個(gè)柵電容到C CL Ltp = a1FI + a2FI2 + a3FOCMOS組合邏輯門的設(shè)計(jì). 25互補(bǔ)互補(bǔ)CMOS CMOS 特點(diǎn)特點(diǎn)對(duì)偶拓?fù)?，?duì)偶拓?fù)?，n 個(gè)輸入端的門個(gè)輸入端的門需要需要2n 個(gè)管個(gè)管； 設(shè)計(jì)快，可綜合設(shè)計(jì)快，可綜合，可實(shí)現(xiàn)所有的邏輯功能，可實(shí)現(xiàn)所有的邏輯功能 邏輯電平與器件的相對(duì)尺寸無(wú)關(guān)，即邏輯電平與器件的相對(duì)尺寸無(wú)關(guān)，即“ 無(wú)比邏輯無(wú)比邏輯” ； 從電源到地全擺幅，魯棒性

19、好、噪聲容限大；從電源到地全擺幅，魯棒性好、噪聲容限大；（但它也會(huì)產(chǎn)（但它也會(huì)產(chǎn) 生高的噪聲）生高的噪聲） 改變電源電壓可提高噪聲容限或降低功耗；改變電源電壓可提高噪聲容限或降低功耗； 穩(wěn)態(tài)時(shí)總存在一條路徑通向穩(wěn)態(tài)時(shí)總存在一條路徑通向Vdd 或或Gnd ；低輸出阻抗；低輸出阻抗； 極高的輸入電阻極高的輸入電阻，穩(wěn)態(tài)輸入電流幾乎為零；輸入電容由，穩(wěn)態(tài)輸入電流幾乎為零；輸入電容由PMOS 和和 NMOS組成；組成； 穩(wěn)態(tài)時(shí)在電源和地之間無(wú)直接通路穩(wěn)態(tài)時(shí)在電源和地之間無(wú)直接通路; 無(wú)靜態(tài)功耗；無(wú)靜態(tài)功耗； 傳播延時(shí)與負(fù)載電容及晶體管的電阻有關(guān)；傳播延時(shí)與負(fù)載電容及晶體管的電阻有關(guān)；輸出的上升下降時(shí)間

20、不輸出的上升下降時(shí)間不同同 ，改變尺寸可調(diào)整開(kāi)關(guān)閾值或晶體管電阻，可使上升下降時(shí)間接近；，改變尺寸可調(diào)整開(kāi)關(guān)閾值或晶體管電阻，可使上升下降時(shí)間接近； NAND 、NOR門較快，門較快，MUX、XOR較慢較慢 延時(shí)與扇出和扇入數(shù)有關(guān)：延時(shí)與扇出和扇入數(shù)有關(guān)：（ FI 4 時(shí)延時(shí)顯著增加時(shí)延時(shí)顯著增加 ）CMOS組合邏輯門的設(shè)計(jì). 26tp = a1FI + a2FI2 + a3FO優(yōu)化性能優(yōu)化性能不同層次的優(yōu)化不同層次的優(yōu)化/ /選擇：選擇：（1 1）選擇工藝）選擇工藝 CMOS CMOS、雙極型、雙極型、BiCMOSBiCMOS、GaAsGaAs、超導(dǎo)、超導(dǎo)（2 2）邏輯級(jí)優(yōu)化）邏輯級(jí)優(yōu)化 邏

21、輯深度、電路拓?fù)?、扇出、門的復(fù)雜性邏輯深度、電路拓?fù)洹⑸瘸?、門的復(fù)雜性（3 3）電路優(yōu)化）電路優(yōu)化 邏輯類型、晶體管尺寸邏輯類型、晶體管尺寸（4 4）物理級(jí)優(yōu)化）物理級(jí)優(yōu)化 實(shí)現(xiàn)選擇、版圖策略實(shí)現(xiàn)選擇、版圖策略（5 5）布（連）線是關(guān)鍵）布（連）線是關(guān)鍵CMOS組合邏輯門的設(shè)計(jì). 27邏輯級(jí)優(yōu)化邏輯級(jí)優(yōu)化CMOS組合邏輯門的設(shè)計(jì). 28電路拓?fù)潆娐吠負(fù)銫MOS組合邏輯門的設(shè)計(jì). 29技術(shù)：技術(shù)：去除公共的子表達(dá)式去除公共的子表達(dá)式可從樹(shù)結(jié)構(gòu)或輸出端開(kāi)始可從樹(shù)結(jié)構(gòu)或輸出端開(kāi)始通過(guò)工藝映射優(yōu)化性能通過(guò)工藝映射優(yōu)化性能CMOS組合邏輯門的設(shè)計(jì). 30在關(guān)鍵路徑上采用在關(guān)鍵路徑上采用FI （Fan-i

22、n）少的模塊）少的模塊與單元庫(kù)的組成有關(guān)與單元庫(kù)的組成有關(guān)電路優(yōu)化電路優(yōu)化方法方法：將邏輯門（以及電路）模擬成：將邏輯門（以及電路）模擬成R R、C C以及以及L L的電的電路（網(wǎng)絡(luò)）路（網(wǎng)絡(luò)）不同層次的模型：不同層次的模型：（1 1）僅器件的電阻（）僅器件的電阻（dcdc）（2 2）器件電阻和電容（）器件電阻和電容（低頻低頻）（3 3）器件電阻、器件電容、以及布線電容（）器件電阻、器件電容、以及布線電容（中頻中頻）（4 4）器件電阻、器件電容、布線電容，以及布線電）器件電阻、器件電容、布線電容，以及布線電 阻（阻（高頻高頻）（5 5）器件電阻、器件電容、布線電容，布線電阻，）器件電阻、器件電

23、容、布線電容，布線電阻， 以及布線電感（以及布線電感（最高頻率最高頻率）CMOS組合邏輯門的設(shè)計(jì). 31邏輯鏈的速度優(yōu)化邏輯鏈的速度優(yōu)化 一條邏輯路徑的輸入電容是第一個(gè)門的輸入電容，一條邏輯路徑的輸入電容是第一個(gè)門的輸入電容，往往是確定的往往是確定的 這條邏輯路徑的末端要驅(qū)動(dòng)一些電容負(fù)載也是確定這條邏輯路徑的末端要驅(qū)動(dòng)一些電容負(fù)載也是確定的的 例如例如: : 在在IntelIntel的微處理器中的微處理器中ALUALU的電容負(fù)載為的電容負(fù)載為0.5pF0.5pF 問(wèn)題：如何優(yōu)化問(wèn)題：如何優(yōu)化ALUALU路徑中的邏輯尺寸來(lái)實(shí)現(xiàn)最快的路徑中的邏輯尺寸來(lái)實(shí)現(xiàn)最快的速度速度? ? 對(duì)于反相器鏈已經(jīng)知道

24、如何優(yōu)化對(duì)于反相器鏈已經(jīng)知道如何優(yōu)化 能否延伸到任何能否延伸到任何組合邏輯路徑以達(dá)到最小的延時(shí)組合邏輯路徑以達(dá)到最小的延時(shí)? ?CMOS組合邏輯門的設(shè)計(jì). 32確定邏輯鏈路徑中各級(jí)的尺寸以優(yōu)化路徑速度確定邏輯鏈路徑中各級(jí)的尺寸以優(yōu)化路徑速度CMOS組合邏輯門的設(shè)計(jì). 33CMOS組合邏輯門的設(shè)計(jì). 34CMOS組合邏輯門的設(shè)計(jì). 35p p 代表復(fù)合門和簡(jiǎn)單反相器的本征延時(shí)的代表復(fù)合門和簡(jiǎn)單反相器的本征延時(shí)的比比不同邏輯類型本征延時(shí)的估計(jì)，假設(shè)具有簡(jiǎn)單的版圖樣不同邏輯類型本征延時(shí)的估計(jì)，假設(shè)具有簡(jiǎn)單的版圖樣式及固定的式及固定的P P管管/N/N管比管比多輸入門比較復(fù)雜的結(jié)構(gòu)會(huì)使它的本征延時(shí)比反

25、相器大多輸入門比較復(fù)雜的結(jié)構(gòu)會(huì)使它的本征延時(shí)比反相器大注意：路徑的本征延時(shí)與路徑中的邏輯門類型有關(guān)，而注意：路徑的本征延時(shí)與路徑中的邏輯門類型有關(guān)，而與它們的尺寸無(wú)關(guān)與它們的尺寸無(wú)關(guān)門的類型門的類型P反相器反相器1N輸入的輸入的NANDnN輸入的輸入的NORnN路多路開(kāi)關(guān)路多路開(kāi)關(guān)2nXOR，NXORn2n-1CMOS組合邏輯門的設(shè)計(jì). 36CMOS組合邏輯門的設(shè)計(jì). 37CMOS組合邏輯門的設(shè)計(jì). 38CMOS組合邏輯門的設(shè)計(jì). 39例例6.5 6.5 復(fù)合門的邏輯努力復(fù)合門的邏輯努力gNAND=4/3，gNOR5/3ABABABAB2222Cg=4Cunit4411Cg=5CunitAA2

26、1Cg=3Cunit ABA BA 邏輯努力（邏輯努力（Logical effort ）是一個(gè)門的）是一個(gè)門的I 輸入電容和與它具有輸入電容和與它具有相同輸出電流的反相器的輸入電容的比相同輸出電流的反相器的輸入電容的比Intrins i c DelayEffortDelay12345Fanoutf12345Inverte r :g = 1;p = 12-input N A N D :g = 4/3;p = 2Normali z e d D el ay 直線的斜率為該門的邏輯努力， 它與縱線的交點(diǎn)是門的本征延時(shí)CMOS組合邏輯門的設(shè)計(jì). 40D = p + h = p + gf定義: patho

27、npathoffpathonCCCbpathonCpathoffCCMOS組合邏輯門的設(shè)計(jì). 41單個(gè)門的努力: hi = gifi路徑電氣努力: F = C/Cin路徑邏輯努力: G = g1g2gN= gi路徑分支努力: B=b1b2Bn= bi總路徑努力: H = hi= gi fi = GFB路徑延時(shí)： D = Sdi = tp0(Spi + Shi /Y)NiiiipfgptDelay10/CMOS組合邏輯門的設(shè)計(jì). 42HhN求N-1個(gè)偏導(dǎo)數(shù)并令它們?yōu)?時(shí)，可發(fā)現(xiàn)當(dāng)每一級(jí)具有相可發(fā)現(xiàn)當(dāng)每一級(jí)具有相同的門努力時(shí)，沿該路徑的具有最小的延時(shí)同的門努力時(shí)，沿該路徑的具有最小的延時(shí):NHh

28、PNHpfgtNjjjp/1每個(gè)門的有效扇出（即電氣努力）:iighf 門努力: g1f1 = g2f2 = = gNfN路徑延時(shí)：)(101,jjNjjpNjjppgfpttt最小路徑延時(shí)最小路徑延時(shí)：假設(shè)對(duì)路徑進(jìn)行歸一化，即: ginv=1, pinv=1 ，=1CMOS組合邏輯門的設(shè)計(jì). 43對(duì)于一個(gè)給定的負(fù)載和給定的第一個(gè)門的輸入電容可找到最優(yōu)化的門的數(shù)量和優(yōu)化的門的尺寸NpNHDN/10ln/1/1/1pHHHNDNNNNHh/1使路徑延時(shí)最小的門努力：CMOS組合邏輯門的設(shè)計(jì). 44 計(jì)算總路徑努力計(jì)算總路徑努力: H = GBF: H = GBF 確定該路徑的門數(shù)確定該路徑的門數(shù)

29、N N 計(jì)算門努力計(jì)算門努力h= Hh= H1/N1/N 門努力門努力: h: hi i = g= gi if fi i, ,確定每個(gè)門的電氣努力確定每個(gè)門的電氣努力 計(jì)算每個(gè)門的輸入和輸出負(fù)載，確定尺寸計(jì)算每個(gè)門的輸入和輸出負(fù)載，確定尺寸: : C Cinin = C = Coutout/f/fCMOS組合邏輯門的設(shè)計(jì). 45計(jì)算組合邏輯鏈上每個(gè)門的尺寸計(jì)算組合邏輯鏈上每個(gè)門的尺寸邏輯鏈上的每個(gè)門的尺寸系數(shù)邏輯鏈上的每個(gè)門的尺寸系數(shù)S Si i可通過(guò)前到后（或后至可通過(guò)前到后（或后至前）計(jì)算求得。假定一個(gè)單位尺寸的門具有與一個(gè)最小前）計(jì)算求得。假定一個(gè)單位尺寸的門具有與一個(gè)最小反相器相同的驅(qū)

30、動(dòng)能力。根據(jù)邏輯努力的定義，該門的反相器相同的驅(qū)動(dòng)能力。根據(jù)邏輯努力的定義，該門的輸入電容為反相器輸入電容輸入電容為反相器輸入電容C Crefref的的g g倍。若邏輯鏈中第一倍。若邏輯鏈中第一個(gè)門的尺寸系數(shù)為個(gè)門的尺寸系數(shù)為S S1 1, ,則該鏈的輸入電容則該鏈的輸入電容C Cg1g1等于等于g g1 1S S1 1C Crefref則第一個(gè)門的負(fù)載總電容為則第一個(gè)門的負(fù)載總電容為b b1 1g g2 2S S2 2C Crefref, ,根據(jù)等效扇出定義：根據(jù)等效扇出定義：f f1 1= b= b1 1g g2 2S S2 2C Cr e fr e f/ g/ g1 1S S1 1C C

31、r e fr e f= = b b1 1g g2 2S S2 2/g/g1 1S S1, 1, 推出推出S S2 2f f1 1g g1 1S S1/1/b b1 1g g2 2 =h=h1 1S S1 1/b/b1 1g g2 2同理可推出其他門的尺寸系數(shù)同理可推出其他門的尺寸系數(shù)S Si i 1i1jjji11 ibfgsg sCMOS組合邏輯門的設(shè)計(jì). 46From Sutherland, SproullCMOS組合邏輯門的設(shè)計(jì). 47CMOS組合邏輯門的設(shè)計(jì). 48例例6.6 6.6 確定組合邏輯延時(shí)最小時(shí)的尺寸確定組合邏輯延時(shí)最小時(shí)的尺寸等效扇出：等效扇出：F = CL/Cg1 =

32、5路徑邏輯努力：路徑邏輯努力：G = 1 x 5/3 x 5/3 x 1 = 25/9路徑分支努力：路徑分支努力：B = 1 (無(wú)分支無(wú)分支)總路徑努力：總路徑努力：H = GFB = 125/9, 于是最優(yōu)的每個(gè)門的努力于是最優(yōu)的每個(gè)門的努力h=4 H = 1.9根據(jù)門的類型，扇出系數(shù)：根據(jù)門的類型，扇出系數(shù)：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93門的尺寸：門的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.601abcCL5CMOS組合邏輯門的設(shè)計(jì). 49思考題思考題

33、6.2 6.2 確定反相器電路的尺寸確定反相器電路的尺寸OutCL1 2 3思考題思考題5.5 5.5 確定反相器網(wǎng)絡(luò)的尺寸確定反相器網(wǎng)絡(luò)的尺寸確定電路中反相器的尺寸，使在節(jié)點(diǎn)確定電路中反相器的尺寸，使在節(jié)點(diǎn)Out和和In之間的延時(shí)最小。假設(shè)之間的延時(shí)最小。假設(shè)CL=64Cg,1求門的確切尺寸求門的確切尺寸Cg,3=2.52Cg,2= 6.35Cg,1OutCL1 2 33231244,gL,g,g,g,gCCCCCC如果直接確定反相器鏈的尺寸而不考慮額外的扇出，將得到尺寸系數(shù)為如果直接確定反相器鏈的尺寸而不考慮額外的扇出，將得到尺寸系數(shù)為4而不是而不是2.52CMOS組合邏輯門的設(shè)計(jì). 50

34、g = 1b= 2g = 5/3b= 2g = 5/3b= 1g = 1b= 1Effective fanout, F = 5NG = 25/9H = GFB4*125/9 = 55.56h = 2.73a = h1S1/b1g2= 2.73/(2*5/3)=b = ha/g2 = 1.12c = hb/g3 = 5g4/f = 1.83iiNigfHh/1CMOS組合邏輯門的設(shè)計(jì). 51功耗與面積功耗與面積CMOS組合邏輯門的設(shè)計(jì). 52CMOS組合邏輯門的設(shè)計(jì). 53路徑邏輯努力路徑邏輯努力G = gi路徑的有效扇出路徑的有效扇出(電氣努力電氣努力)F = CL/Cg1分支努力分支努力，考

35、慮電路內(nèi)部的邏輯扇出考慮電路內(nèi)部的邏輯扇出b = (Con-path + Coff-path)/Con-path路徑分支努力路徑分支努力B = biF = ( fi/bi ) = ( fi ) / B總路徑努力總路徑努力H = hi= gi fi = GFB使路徑延時(shí)最小的門努力使路徑延時(shí)最小的門努力h = N H通過(guò)該路徑的最小延時(shí)通過(guò)該路徑的最小延時(shí)D = tp0 ( pj + N ( N H)/ )對(duì)于邏輯鏈中的第對(duì)于邏輯鏈中的第i個(gè)門，可以得到其尺寸，個(gè)門，可以得到其尺寸， 1i1jjji11 ibfgsg sCMOS組合邏輯門的設(shè)計(jì). 54CMOSCMOS邏輯門中的功耗邏輯門中的功耗

36、器件尺寸器件尺寸影響實(shí)際電容影響實(shí)際電容輸入和輸出上升下降時(shí)間輸入和輸出上升下降時(shí)間決定了短路功耗決定了短路功耗器件閾值和溫度器件閾值和溫度影響漏電功耗影響漏電功耗開(kāi)關(guān)活動(dòng)性開(kāi)關(guān)活動(dòng)性靜態(tài)部分（只與邏輯電路拓?fù)浣Y(jié)構(gòu)有關(guān)）靜態(tài)部分（只與邏輯電路拓?fù)浣Y(jié)構(gòu)有關(guān)）邏輯功能邏輯功能信號(hào)統(tǒng)計(jì)特性信號(hào)統(tǒng)計(jì)特性動(dòng)態(tài)部分（電路時(shí)序特性引起的）動(dòng)態(tài)部分（電路時(shí)序特性引起的）動(dòng)態(tài)或虛假翻轉(zhuǎn)動(dòng)態(tài)或虛假翻轉(zhuǎn)降低開(kāi)關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)降低開(kāi)關(guān)活動(dòng)性的設(shè)計(jì)技術(shù)邏輯重組、輸入排序、分時(shí)復(fù)用資源、通過(guò)均衡信號(hào)路徑來(lái)減少邏輯重組、輸入排序、分時(shí)復(fù)用資源、通過(guò)均衡信號(hào)路徑來(lái)減少毛刺毛刺CMOS組合邏輯門的設(shè)計(jì). 55靜態(tài)翻轉(zhuǎn)概率靜態(tài)

37、翻轉(zhuǎn)概率01 = Pout=0 Pout=1 = P0 (1-P0)假設(shè)輸入是獨(dú)立的并均勻分布，任意假設(shè)輸入是獨(dú)立的并均勻分布，任意N個(gè)扇入的靜態(tài)門個(gè)扇入的靜態(tài)門計(jì)算兩輸入靜態(tài)計(jì)算兩輸入靜態(tài)NOR門的門的01 =3/16 NNNNNNNN20010102222 1 1、邏輯功能、邏輯功能思考題思考題6.3 N6.3 N個(gè)扇入的個(gè)扇入的XORXOR門門假設(shè)假設(shè)N個(gè)輸入的個(gè)輸入的XOR門的輸入互不相關(guān)且均勻分布，推導(dǎo)出開(kāi)關(guān)活動(dòng)性門的輸入互不相關(guān)且均勻分布，推導(dǎo)出開(kāi)關(guān)活動(dòng)性因子的表達(dá)式因子的表達(dá)式01 =1/4CMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 56一個(gè)邏輯門的開(kāi)

38、關(guān)活動(dòng)性與輸入信號(hào)統(tǒng)計(jì)特性密切相關(guān)一個(gè)邏輯門的開(kāi)關(guān)活動(dòng)性與輸入信號(hào)統(tǒng)計(jì)特性密切相關(guān)令令Pa和和Pb 為輸入為輸入A和和B分別等于分別等于1的概率的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb) 2 2、信號(hào)、信號(hào)統(tǒng)計(jì)特性統(tǒng)計(jì)特性CLABBAPaPb01 01CMOSCMOS邏輯門邏輯門中的功耗中的功耗CMOS組合邏輯門的設(shè)計(jì). 57思考題思考題6.4 6.4 靜態(tài)邏輯門的功耗靜態(tài)邏輯門的功耗對(duì)于基本邏輯門對(duì)于基本邏輯門(AND,OR,XOR)推導(dǎo)出推導(dǎo)出01的輸出翻轉(zhuǎn)概率。的輸出翻轉(zhuǎn)概率。For C: P01 = P0 P1 = (1-PA) PA= 0

39、.5 0.5 = 0.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16P01 = Pout=0 Pout=1NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB)OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB)NANDPAPB (1 - PAPB)AND(1 - PAPB) PAPBXOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB)BAZC0.50.5CMOS組合邏輯門的設(shè)計(jì). 58由于信號(hào)在空間和時(shí)間上都存在相關(guān)性，這一事實(shí)使開(kāi)關(guān)活動(dòng)性的估由于信號(hào)在空間和時(shí)間上都存在相關(guān)性，這一事實(shí)使開(kāi)關(guān)活動(dòng)性的估計(jì)更為復(fù)雜計(jì)更為復(fù)雜必須考慮信號(hào)間的相關(guān)性必須考慮信號(hào)間的相關(guān)性p(Z=1) = p(B=1) & p(C=1|B=1)=03 3、信號(hào)間