數(shù)字邏輯基礎(chǔ)-第04章PPT學習教案

1、數(shù)字邏輯基礎(chǔ)數(shù)字邏輯基礎(chǔ)-第第04章章例：例： 設(shè)計一個設(shè)計一個8位移位寄存器，具有上述全部功能。位移位寄存器，具有上述全部功能。 步驟步驟1 規(guī)劃電路框架規(guī)劃電路框架 若按整體設(shè)計電路，則規(guī)模大，難以進行：若按整體設(shè)計電路，則規(guī)模大，難以進行： 輸入變量共輸入變量共11個；個； 寄存器寄存器8個（狀態(tài)代為碼個（狀態(tài)代為碼8位，激勵函數(shù)的變量將達到位，激勵函數(shù)的變量將達到19個）。個）?，F(xiàn)按位設(shè)計，最后級連成完整的電路?，F(xiàn)按位設(shè)計，最后級連成完整的電路。 Fm：觸發(fā)器及相關(guān)電路；觸發(fā)器及相關(guān)電路；clk：移位脈沖；移位脈沖；P ： 移位方向控制端，即移位方向控制端，即dir。d ： 待移位數(shù)據(jù)

2、的第待移位數(shù)據(jù)的第m位，位，W： 待移位數(shù)據(jù)的加載脈沖，即待移位數(shù)據(jù)的加載脈沖，即load。Q ：第第m位數(shù)據(jù)的輸出端。位數(shù)據(jù)的輸出端。 Fm 觸發(fā)器及相關(guān)電路 Bi clk P W d Q BO Ai AO 第第m位位(m=70)的電路框架的電路框架： 當右移時，當右移時，F(xiàn)m中的數(shù)據(jù)從中的數(shù)據(jù)從AO端送出，端送出，Ai端的數(shù)據(jù)進入觸發(fā)器，此端的數(shù)據(jù)進入觸發(fā)器，此時時BO、Bi端不用；端不用； 當左移時，當左移時，F(xiàn)m中的數(shù)據(jù)從中的數(shù)據(jù)從BO端送出，端送出，Bi端的數(shù)據(jù)進入觸發(fā)器，端的數(shù)據(jù)進入觸發(fā)器，此時此時AO、Ai端不用。端不用。 第1頁/共21頁 F7AiA0BiQ7F1AiA0BiB

3、0Q1F0AiBiB0Q0clkdirloadxySwitchLRclkPWd7clkPd1clkPd0WWdata_indata_out圖示為用圖示為用8個個Fm模塊級連成一個模塊級連成一個8位移位寄存器。位移位寄存器。Switch是二路數(shù)據(jù)選擇器：是二路數(shù)據(jù)選擇器： 當當P=1時，時，R點接通，點接通，y取自取自Q0，x從從F7的的Ai端進入，構(gòu)成右移鏈路；端進入，構(gòu)成右移鏈路； 當當P=0時，時，L點接通，點接通，y取自取自Q7，x從從F0的的Bi端進入，構(gòu)成左移鏈路。端進入，構(gòu)成左移鏈路。 以上分析表明，本例的重點是設(shè)計以上分析表明，本例的重點是設(shè)計Fm模塊。模塊。 第2頁/共21頁步

4、驟步驟2 建立狀態(tài)表和狀態(tài)圖建立狀態(tài)表和狀態(tài)圖 觸發(fā)器：觸發(fā)器： 存儲存儲1位，選用位，選用1個個D觸發(fā)器，觸發(fā)器， 時鐘為公共的時鐘為公共的clk。 數(shù)據(jù)輸出：直接從觸發(fā)器的數(shù)據(jù)輸出：直接從觸發(fā)器的Q端輸出。端輸出。 數(shù)據(jù)加載：利用觸發(fā)器的數(shù)據(jù)加載：利用觸發(fā)器的RD和和SD 端，端， 并配以適當?shù)目刂七壿?。并配以適當?shù)目刂七壿嫛?數(shù)據(jù)移位：組合邏輯數(shù)據(jù)移位：組合邏輯 P、Ai 、 Bi 和現(xiàn)態(tài)和現(xiàn)態(tài)Q為輸入；為輸入； AO 、BO為輸出。為輸出。 Fm 觸發(fā)器及相關(guān)電路 Bi clk P W d Q BO Ai AO 對對Fm模塊模塊 （見右圖），規(guī)劃如下：（見右圖），規(guī)劃如下：（1）Fm模

5、塊的數(shù)據(jù)加載設(shè)計：模塊的數(shù)據(jù)加載設(shè)計：由由R-S觸發(fā)器的激勵方程，可求出其邏輯關(guān)系：觸發(fā)器的激勵方程，可求出其邏輯關(guān)系：DDRWdSWd電路見右圖。電路見右圖。DQQclkQRDSD 1 1Wd（2）Fm模塊的數(shù)據(jù)移位設(shè)計：模塊的數(shù)據(jù)移位設(shè)計：即要求出即要求出D觸發(fā)器的激勵。見下頁。觸發(fā)器的激勵。見下頁。接數(shù)據(jù)移位控制接數(shù)據(jù)移位控制數(shù)據(jù)加載數(shù)據(jù)加載控制部分控制部分第3頁/共21頁DQQ 1clkBoAoBiAiPQRDSD 1 1Wd數(shù)據(jù)移位數(shù)據(jù)移位控制部分控制部分數(shù)據(jù)加載數(shù)據(jù)加載控制部分控制部分數(shù)據(jù)移位控制部分的狀態(tài)真值表：數(shù)據(jù)移位控制部分的狀態(tài)真值表：功功能能輸入、現(xiàn)態(tài)輸入、現(xiàn)態(tài)P Ai

6、Bi Q次態(tài)次態(tài)Qn+1激勵激勵D輸出輸出AOBO左左移移0 0 0 000 00 0 0 100 10 0 1 011 00 0 1 111 10 1 0 000 10 1 0 100 00 1 1 011 10 1 1 111 0右右移移1 0 0 0000 1 0 0 1001 1 0 1 0000 1 0 1 1001 1 1 0 0110 1 1 0 1111 1 1 1 0110 1 1 1 1111 用卡諾圖化簡狀態(tài)真值表，得：用卡諾圖化簡狀態(tài)真值表，得：,iiOODPAPBAQBQ電路見上面的電路見上面的數(shù)據(jù)移位控制部分數(shù)據(jù)移位控制部分。第4頁/共21頁（3）切換電路）切換電路

7、 Swtich 的設(shè)計的設(shè)計 由多路數(shù)據(jù)選擇邏輯關(guān)系得：由多路數(shù)據(jù)選擇邏輯關(guān)系得： 07ydir Qdir Q步驟步驟6 設(shè)計結(jié)果仿真設(shè)計結(jié)果仿真 （1） 用用MAX+plus創(chuàng)建創(chuàng)建Fm功能模塊功能模塊 繪出電路繪出電路 制作成用戶功能模塊制作成用戶功能模塊 第5頁/共21頁（2） 調(diào)用功能模塊實現(xiàn)完整電路調(diào)用功能模塊實現(xiàn)完整電路 （3） 仿真仿真 第6頁/共21頁定時器的功能定時器的功能 在收到外部的啟動信號時，立即開始計時；在收到外部的啟動信號時，立即開始計時； 當達到指定的時間時，立即發(fā)出當達到指定的時間時，立即發(fā)出“時間到時間到” 信息。信息。定時原理定時原理 統(tǒng)計統(tǒng)計clk脈沖到來

8、的個數(shù)，定時時間的長短與脈沖到來的個數(shù)，定時時間的長短與clk的個數(shù)成正比。的個數(shù)成正比。定時器的電路框架定時器的電路框架clk 工作時鐘、計數(shù)器的計數(shù)脈沖。工作時鐘、計數(shù)器的計數(shù)脈沖。Start 啟動脈沖。上升沿將計數(shù)器清為啟動脈沖。上升沿將計數(shù)器清為0，并啟動計數(shù)，并啟動計數(shù)data_in 二進制時間常數(shù)值。決定定時時間的長短。二進制時間常數(shù)值。決定定時時間的長短。load 時間常數(shù)加載脈沖。上升沿將數(shù)據(jù)時間常數(shù)加載脈沖。上升沿將數(shù)據(jù) data_in 加載到鎖存器。加載到鎖存器。time_up “定時時間到定時時間到”輸出。定時到跳為低電平；再次啟動返回高電平。輸出。定時到跳為低電平；再次

9、啟動返回高電平。 start clk time_up load data_in 數(shù)據(jù)鎖存器 計數(shù)器 數(shù)值比較器 啟動電路 第7頁/共21頁電路工作過程電路工作過程（1） 加載時間常數(shù)到數(shù)據(jù)鎖存器，決定定時時間的長短。加載時間常數(shù)到數(shù)據(jù)鎖存器，決定定時時間的長短。 時間常數(shù)時間常數(shù)=定時時間定時時間clk的周期的周期（2）發(fā)出啟動脈沖）發(fā)出啟動脈沖start，激活啟動電路從激活啟動電路從0開始計數(shù)。開始計數(shù)。（3）計數(shù)過程中，計數(shù)值與時間常數(shù)在數(shù)值比較器中比較，一旦相同，）計數(shù)過程中，計數(shù)值與時間常數(shù)在數(shù)值比較器中比較，一旦相同， time_up立即下跳，將使：立即下跳，將使： 令計數(shù)器停止計數(shù)

10、，計數(shù)值被凍結(jié)在當前值上；令計數(shù)器停止計數(shù)，計數(shù)值被凍結(jié)在當前值上； 令啟動電路進入等待狀態(tài)。只有再次啟動令啟動電路進入等待狀態(tài)。只有再次啟動，才能激活定時。才能激活定時。若在定時中途加載時間常數(shù)，則立即按新的時間常數(shù)重新定時。若在定時中途加載時間常數(shù)，則立即按新的時間常數(shù)重新定時。 例例 用用MSI（中規(guī)模集成電路）實現(xiàn)一個中規(guī)模集成電路）實現(xiàn)一個8位定時器，定時時間范圍為位定時器，定時時間范圍為 0255s。 （1） 芯片選擇芯片選擇 計數(shù)器。計數(shù)器。 選選4位二進制同步計數(shù)器位二進制同步計數(shù)器74HC163CLR1CLK23A4BVCCRCOQAQB16151413C5D67ENP8GN

11、DQCQDENTLDN1211109第8頁/共21頁管腳功能管腳功能功能功能CLK計數(shù)時鐘，上升沿有效計數(shù)時鐘，上升沿有效CLRN同步清零，在同步清零，在CLRN=0期間，期間，CLK的上升沿使計數(shù)值清為零的上升沿使計數(shù)值清為零ENPENP=1允許計數(shù)，允許計數(shù)，ENP=1停止計數(shù)停止計數(shù)ENTENT=1允許計數(shù)，允許計數(shù)，ENT=1停止計數(shù)，且禁止輸出進位脈沖停止計數(shù)，且禁止輸出進位脈沖D、C、B、A計數(shù)起始值輸入計數(shù)起始值輸入LDN起始值同步同步加載脈沖。在起始值同步同步加載脈沖。在LDN=0期間，期間，CLK的上升沿將的上升沿將DCBA值加載到計數(shù)器值加載到計數(shù)器QD、QC、QB、QA計

12、數(shù)值輸出計數(shù)值輸出RCO進位位輸出。當計數(shù)值為進位位輸出。當計數(shù)值為1111時，時，RCO=1，其余值時其余值時RCO=074HC163的管腳功能：的管腳功能：8位數(shù)據(jù)鎖存器位數(shù)據(jù)鎖存器 選選74HC374。 D7D0：數(shù)據(jù)輸入端；數(shù)據(jù)輸入端； CLK： 上升沿加載數(shù)據(jù)上升沿加載數(shù)據(jù)D7D0 Q7Q0：數(shù)據(jù)輸出端數(shù)據(jù)輸出端 OEN： 0：允許數(shù)據(jù)輸出；允許數(shù)據(jù)輸出； 1：禁止輸出（輸出端呈高阻態(tài)）禁止輸出（輸出端呈高阻態(tài)）OEN1Q023D04D1VCCQ7D7D620191817D27D389Q310GNDD5D4Q4CLK14131211Q15Q616Q26Q515第9頁/共21頁 8位數(shù)

13、值比較器位數(shù)值比較器 選選74HC688。 當兩組輸入當兩組輸入P7P0和和Q7Q0上的數(shù)據(jù)相等時：上的數(shù)據(jù)相等時： 若若GN=0，則則EQUALN=0； 若若GN=1，則則EQUALN=1。 GN1P023Q04P1VCCEQUALNQ7P720191817Q27P389Q310GNDQ5P5Q4P414131211Q15Q616P26P615（2） 電路構(gòu)成電路構(gòu)成 時間常數(shù)時間常數(shù)加載與鎖加載與鎖存部分存部分計數(shù)部分計數(shù)部分數(shù)值比較部分數(shù)值比較部分啟動啟動部分部分第10頁/共21頁工作過程：工作過程： 8位二進制計數(shù)位二進制計數(shù) 兩片兩片74HC163級連級連 而成而成。 時間常數(shù)存儲時

14、間常數(shù)存儲 由由74HC374存儲存儲 ，存儲的數(shù)據(jù)與計數(shù)值不停地比較，存儲的數(shù)據(jù)與計數(shù)值不停地比較 計數(shù)值與時間常數(shù)比較計數(shù)值與時間常數(shù)比較 由由74HC688執(zhí)行。執(zhí)行。 第一組比較輸入端接收計數(shù)值第一組比較輸入端接收計數(shù)值Q7Q0； 第二組比較輸入端接收時間常數(shù)第二組比較輸入端接收時間常數(shù)P7P0。 一旦計數(shù)到達一旦計數(shù)到達Q7Q0=P7P0，EQUALN立即為立即為0 傳到計數(shù)允許控制端傳到計數(shù)允許控制端ENP，使計數(shù)停止，且凍結(jié)計數(shù)值；使計數(shù)停止，且凍結(jié)計數(shù)值； 計數(shù)值被凍結(jié)，計數(shù)值被凍結(jié)，EQUALN繼續(xù)保持為繼續(xù)保持為0。 啟動啟動 由啟動電路向由啟動電路向74HC163的的CL

15、RN端發(fā)送一低電平，端發(fā)送一低電平，Q7Q0=0 Q7Q0P7P0，EQUALN=1，凍結(jié)被解除凍結(jié)被解除 74HC163的計數(shù)得以允許。的計數(shù)得以允許。第11頁/共21頁（3） 計數(shù)啟動脈沖產(chǎn)生電路的設(shè)計計數(shù)啟動脈沖產(chǎn)生電路的設(shè)計 任務(wù)：任務(wù)： 接收啟動輸入信號接收啟動輸入信號 start ，上升沿有效；上升沿有效； 輸出計數(shù)器清輸出計數(shù)器清0脈沖脈沖clrn 。 start =1 后后 第一個第一個clk上升沿使上升沿使 clrn 由由1變變0； 第二個第二個clk上升沿使上升沿使 clrn 回到回到1。 按工作時序畫出狀態(tài)圖按工作時序畫出狀態(tài)圖 采用采用Mealy型電路。型電路。 需要需

16、要3個狀態(tài)，記為個狀態(tài)，記為A、B、C。 A：等待：等待start上跳，有上跳轉(zhuǎn)到上跳，有上跳轉(zhuǎn)到B。 B：輸出：輸出0，下一，下一clk上跳時上跳時 start=0 轉(zhuǎn)到轉(zhuǎn)到A； start=1 轉(zhuǎn)到轉(zhuǎn)到C，待待start = 0 再轉(zhuǎn)到再轉(zhuǎn)到A。 C：等待：等待start下跳，轉(zhuǎn)到下跳，轉(zhuǎn)到A，啟動完成。啟動完成。 start clrn clk AB1/00/1C0/11/10/11/1D0/11/1start/clrn需兩個觸發(fā)器，故有需兩個觸發(fā)器，故有4個狀態(tài)。個狀態(tài)。 D為無關(guān)狀態(tài)；為無關(guān)狀態(tài)；處理狀態(tài)處理狀態(tài)D：將其轉(zhuǎn)移到將其轉(zhuǎn)移到A態(tài)或態(tài)或C態(tài)，以解決了電路掛起或輸出錯誤問題。態(tài)

17、，以解決了電路掛起或輸出錯誤問題。第12頁/共21頁 由狀態(tài)圖得出狀態(tài)表由狀態(tài)圖得出狀態(tài)表 輸入、現(xiàn)態(tài)輸入、現(xiàn)態(tài)Start y1 y0次態(tài)次態(tài)y1n+1 y0n+1激勵激勵D1 D0輸出輸出clrn0 0 00 00 010 0 10 00 010 1 00 00 010 1 10 00 011 0 00 10 101 0 11 01 011 1 01 01 011 1 11 01 01現(xiàn)現(xiàn)態(tài)態(tài)次態(tài)次態(tài)/ /輸出輸出Start=0Start=1AA / 1B / 0BA / 1C / 1CA / 1C / 1DA / 1C / 1編碼：編碼：A：00B：01C：10D：1110101010(5

18、,6,7)Dmstart ystart yDstart y yclrny y化簡化簡第13頁/共21頁（4） 畫出全部電路畫出全部電路 用用MAX+plus的圖形編輯器繪圖。的圖形編輯器繪圖。 （5 ） 電路仿真電路仿真 第14頁/共21頁（1） 無公共時鐘控制信號無公共時鐘控制信號 觸發(fā)器的翻轉(zhuǎn)借助于輸入信號或電路中的其它信號的改變來實現(xiàn)。觸觸發(fā)器的翻轉(zhuǎn)借助于輸入信號或電路中的其它信號的改變來實現(xiàn)。觸發(fā)器的翻轉(zhuǎn)又會導(dǎo)致電路中的有關(guān)信號改變。這種互為因果的關(guān)系如果處發(fā)器的翻轉(zhuǎn)又會導(dǎo)致電路中的有關(guān)信號改變。這種互為因果的關(guān)系如果處理不當，就會使電路不能正常工作。理不當，就會使電路不能正常工作。（

19、2）輸入信號不允許同時變化。因控制翻轉(zhuǎn)的輸入信號來自不同的信）輸入信號不允許同時變化。因控制翻轉(zhuǎn)的輸入信號來自不同的信號源，不可能嚴格對齊。觸發(fā)順序不同會導(dǎo)致電路進入不同的狀態(tài)。號源，不可能嚴格對齊。觸發(fā)順序不同會導(dǎo)致電路進入不同的狀態(tài)。 異步時序邏輯的主要優(yōu)點：異步時序邏輯的主要優(yōu)點：（1）可靈活地為各觸發(fā)器選擇不同的翻轉(zhuǎn)控制信號，電路得以簡化。）可靈活地為各觸發(fā)器選擇不同的翻轉(zhuǎn)控制信號，電路得以簡化。（2）任何時刻只需考慮輸入信號中的一個有效，電路的描述簡單。）任何時刻只需考慮輸入信號中的一個有效，電路的描述簡單。 異步時序邏輯的分類：異步時序邏輯的分類： （1）電平型異步時序邏輯電路：觸

20、發(fā)器的翻轉(zhuǎn)受觸發(fā)信號的電平高）電平型異步時序邏輯電路：觸發(fā)器的翻轉(zhuǎn)受觸發(fā)信號的電平高低控制，接收作用的時間長；低控制，接收作用的時間長； （2）脈沖型異步邏輯時序電路：觸發(fā)器的翻轉(zhuǎn)僅在觸發(fā)信號的有關(guān)）脈沖型異步邏輯時序電路：觸發(fā)器的翻轉(zhuǎn)僅在觸發(fā)信號的有關(guān)跳變沿發(fā)生，接收作用的時間短，較易把握。跳變沿發(fā)生，接收作用的時間短，較易把握。 本節(jié)僅討論脈沖異步時序邏輯電路的設(shè)計。本節(jié)僅討論脈沖異步時序邏輯電路的設(shè)計。 異步時序邏輯的特點：異步時序邏輯的特點：第15頁/共21頁例例 采用采用T觸發(fā)器，設(shè)計一個脈沖異步型模觸發(fā)器，設(shè)計一個脈沖異步型模5計數(shù)器。計數(shù)器。 步驟步驟1 構(gòu)建電路框架構(gòu)建電路框架

21、 x： 計數(shù)輸入脈沖，上升沿有效。計數(shù)輸入脈沖，上升沿有效。 注：注： x并非所有觸發(fā)器的時鐘。并非所有觸發(fā)器的時鐘。 y2y1y0：計數(shù)值輸出。計數(shù)值輸出。 Z： 進位輸出。進位輸出。x模5異步脈沖型計數(shù)器zy2y1y0步驟步驟2 作原始狀態(tài)圖作原始狀態(tài)圖 5個狀態(tài)，編碼直接引用計數(shù)值。個狀態(tài)，編碼直接引用計數(shù)值。用用“”表示信號的上升沿。表示信號的上升沿。 001000 x/z010011/0/0/0100/0第16頁/共21頁步驟步驟3 列出激勵函數(shù)、時鐘函數(shù)和輸出函數(shù)的參考真值表列出激勵函數(shù)、時鐘函數(shù)和輸出函數(shù)的參考真值表 輸入輸入x現(xiàn)態(tài)現(xiàn)態(tài)y2 y1 y0次態(tài)次態(tài)y2n+1 y1n+

22、1 y0n+1時鐘與激勵時鐘與激勵C2 T2 C1 T1 C0 T0輸出輸出Z0 0 00 0 10 0 1 100 0 10 1 00 1 1 1 100 1 00 1 10 0 0 1 100 1 11 0 0 1 1 1 1 1 101 0 00 0 0 1 1 0 0 參考真值表：參考真值表：注意：注意： C2、 C1 、 C0： 時鐘，也要求解；時鐘，也要求解； y2n+1 y1n+1 y0n+1： 不求解，列出只為不求解，列出只為 方便方便確定激勵確定激勵。 如何推導(dǎo)出時鐘與激勵值？以表中第一行為例：如何推導(dǎo)出時鐘與激勵值？以表中第一行為例： 問題：當問題：當x =“”時，要從現(xiàn)態(tài)

23、時，要從現(xiàn)態(tài) 000 轉(zhuǎn)移到次態(tài)轉(zhuǎn)移到次態(tài) 001 。 推導(dǎo)：根據(jù)推導(dǎo)：根據(jù) T 觸發(fā)器的特征觸發(fā)器的特征 （1）要保持）要保持 y2n+1=0 ， 可選方案有：可選方案有： C2 = 0，T2 =； C2=“”，T2 = 0。 （2）要保持）要保持 y1n+1=0 ， 與（與（1）同理，）同理，選方案，方案選方案，方案備用。備用。 （3）要使）要使 y0n+1由由0 翻到翻到 1，只有一種只有一種方案方案 ：C0=“”，T0 =1。 選方案，方案選方案，方案備用。備用。第17頁/共21頁步驟步驟4 求激勵函數(shù)、時鐘函數(shù)和輸出函數(shù)求激勵函數(shù)、時鐘函數(shù)和輸出函數(shù) 關(guān)鍵：找各觸發(fā)器所需的時鐘驅(qū)動源

24、，原則如下：關(guān)鍵：找各觸發(fā)器所需的時鐘驅(qū)動源，原則如下： 找單一的信號源提供時鐘，盡量避免將幾個信號組合形成時鐘。找單一的信號源提供時鐘，盡量避免將幾個信號組合形成時鐘。 注意觸發(fā)的因果關(guān)系。不能把自己的時鐘引發(fā)的跳變又作為自己的時鐘注意觸發(fā)的因果關(guān)系。不能把自己的時鐘引發(fā)的跳變又作為自己的時鐘 注意利用備選方案。注意利用備選方案。輸入輸入x現(xiàn)態(tài)現(xiàn)態(tài)y2 y1 y0次態(tài)次態(tài)y2n+1 y1n+1 y0n+1狀態(tài)變化狀態(tài)變化 時鐘與激勵時鐘與激勵C2 T2 C1 T1 C0 T0輸出輸出Z0 0 00 0 10 0 0 0 0 0 1 100 0 10 1 00 0 0 1 1 1 100 1 00 1 10 1 0 1 0 0 0 1 100 1 11 0 00 0 1 1 1 1 1 101 0 00 0 0 0 0 0 0 1 1 0 0 （1）為各時鐘尋找信號源）為各時鐘尋找信號源 C0：啟用備選方案，改啟用備選方案，改 C0 =1 、T0= 為為 C0=、T0=0，使使C0 與與x 一一致。致。 即：即： C0 =x C1：觀察觀察 發(fā)現(xiàn)，令發(fā)現(xiàn)，令C1 = 滿足觸發(fā)要求（因滿足觸發(fā)要求（因“”不起觸發(fā)作不起觸發(fā)作用）。用）。 即：即： C1 = C2：啟用備選方案，改啟用備選方案，改 C2 =1 、T2= 為為 C2=、T2=0，使使C2 與與x