現(xiàn)場(chǎng)可編程門陣列FPGA模擬電路設(shè)計(jì)研究碩士研究生論文

1、 . .PAGE171 / NUMPAGES185 .電 子 科 技 大 學(xué)UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA碩士學(xué)位論文MASTER DISSERTATION論 文 題 目：現(xiàn)場(chǎng)可編程門陣列(FPGA)模擬電路設(shè)計(jì)研究學(xué)科專業(yè)：微電子學(xué)與固體電子學(xué)獨(dú) 創(chuàng) 性 聲 明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作與取得的研究成果。據(jù)我所知，除了文中特別加以標(biāo)注和致的地方外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果，也不包含為獲得電子科技大學(xué)或其它教育機(jī)構(gòu)的學(xué)位或證書而使用過的材料。與我一同工作的同志對(duì)本

2、研究所做的任何貢獻(xiàn)均已在論文中作了明確的說明并表示意。簽名： 日期： 年 月 日關(guān)于論文使用授權(quán)的說明本學(xué)位論文作者完全了解電子科技大學(xué)有關(guān)保留、使用學(xué)位論文的規(guī)定，有權(quán)保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和磁盤，允許論文被查閱和借閱。本人授權(quán)電子科技大學(xué)可以將學(xué)位論文的全部或部分容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存、匯編學(xué)位論文。(的學(xué)位論文在解密后應(yīng)遵守此規(guī)定)簽名： 導(dǎo)師簽名：日期： 年 月 日摘 要FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，是在PAL、GAL、EPLD等可編程器件基礎(chǔ)上進(jìn)一步發(fā)展

3、的產(chǎn)物。作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路產(chǎn)品，該產(chǎn)品既解決了定制電路的不足，又避免了原有可編程器件門電路資源有限的缺點(diǎn)。隨著工藝尺寸的逐漸減小，現(xiàn)場(chǎng)可編程門陣列FPGA與專用集成電路ASIC之間的性能差異正在逐漸減小。相比較ASIC而言，由于FPGA 的動(dòng)態(tài)可重配置特性極大降低了電路設(shè)計(jì)公司在產(chǎn)品設(shè)計(jì)過程中的設(shè)計(jì)風(fēng)險(xiǎn)與設(shè)計(jì)成本，縮短了產(chǎn)品上市的時(shí)間，減少了用戶升級(jí)系統(tǒng)所帶來的硬件花費(fèi)。因此，越來越多的電路設(shè)計(jì)公司開始逐漸使用FPGA作為產(chǎn)品研發(fā)與測(cè)試的硬件平臺(tái)。本課題來源為總裝備部國防技術(shù)重點(diǎn)預(yù)研項(xiàng)目和國家863研究發(fā)展計(jì)劃中“可編程邏輯器件”課題的子項(xiàng)目。課題的目的是研究工

4、作電壓為2.5 V 的FPGA芯片中模擬電路的設(shè)計(jì)方法，其研究圍主要包括I/O接口電路和FPGA芯片的電源模塊。本課題打破了FPGA核心關(guān)鍵設(shè)計(jì)技術(shù)和產(chǎn)品制造被國外公司所壟斷的不利局面，滿足了國防和工業(yè)生產(chǎn)的需要。本論文采用正向和逆向相結(jié)合的設(shè)計(jì)方法，以正向設(shè)計(jì)思想為指導(dǎo)方向，同時(shí)借鑒國外先進(jìn)的設(shè)計(jì)經(jīng)驗(yàn)，以研制支持多達(dá)16種高性能接口標(biāo)準(zhǔn)的可動(dòng)態(tài)配置I/O端口，最高工作頻率為200MHz，可用邏輯資源為10萬門，部包含總量達(dá)40K的用戶可用RAM陣列，消耗晶體管個(gè)數(shù)為530萬的現(xiàn)場(chǎng)可編程門陣列FPGA芯片為突破口，完成了可用I/O管腳資源為180、404和512的系列FPGA產(chǎn)品模擬電路的設(shè)計(jì)

5、。其中I/O管腳資源為180的FPGA產(chǎn)品具有小于4.8ns的輸入延時(shí)和小于4.0ns的輸出延遲，并能夠滿足FPGA芯片200MHz的最高工作頻率。本文中的電路采用TSMC 0.22um 1P5M標(biāo)準(zhǔn)CMOS工藝制程，使用全定制電路與版圖設(shè)計(jì)方法。經(jīng)仿真驗(yàn)證，該系列FPGA產(chǎn)品所達(dá)到的主要技術(shù)參數(shù)指標(biāo)，均優(yōu)于國外同類產(chǎn)品水平。本文的主要?jiǎng)?chuàng)新點(diǎn)為利用SRAM技術(shù)的在系統(tǒng)可編程特性，結(jié)合模擬電路設(shè)計(jì)方法的特點(diǎn)，提供了一種能夠同時(shí)滿足多標(biāo)準(zhǔn)接口應(yīng)用與可動(dòng)態(tài)配置要求的I/O接口電路結(jié)構(gòu)。該結(jié)構(gòu)相比過去的各種I/O接口電路結(jié)構(gòu)而言，不但節(jié)約了芯片面積，而且能夠支持多種不同的接口標(biāo)準(zhǔn)。本文所設(shè)計(jì)的多標(biāo)準(zhǔn)高

6、性能接口電路已應(yīng)用在采用瓷封裝形式的FPGA中，該產(chǎn)品解決了國外同類型產(chǎn)品沒有軍品級(jí)器件的問題，滿足重點(diǎn)軍事工程的需求。本文所設(shè)計(jì)的電路已完成后端版圖設(shè)計(jì)與仿真驗(yàn)證，目前處于流片階段，其他系列產(chǎn)品的設(shè)計(jì)均按型譜項(xiàng)目的進(jìn)度要求正在進(jìn)行中。該系列產(chǎn)品的研制成功打破了國外對(duì)該系列器件的禁運(yùn)，為我軍關(guān)鍵電子元器件的國產(chǎn)化貢獻(xiàn)了力量。關(guān)鍵詞：FPGA 可動(dòng)態(tài)配置I/O 多標(biāo)準(zhǔn) 5V容許 Weak-Keeper ABSTRACTFPGA was the abbreviation of the Field Programmable Gate Array .It was base on the program

7、mable divices ,such as PAL and EPLD.It offset the ASICs disadvantage whose logic resouce was too less.With the character size smaller and smaller ,the distance of performance between FPGA and ASIC was smaller and smaller.But FPGA decreased the risk and cost in the product design, for its character o

8、f the dynamic reuse ,and shorten the time which the product come into the market.And more and more Fabless began to use it as the design and test platform.This research subject came from Hi-Tech Research and Development Program of China and General Equipment Headquarters. It aimed at developing seri

9、es products of 2.5v FPGA, including I/O interface circuit and power system, breaking through the adverse situation as all of the FPGA products and design technology were monopolized by several American companies, and satisfying urgent demands of national defence.A method of “top-down” design and rev

10、erse design was adopted in this paper. We took the idea of “top-down” design as guidance, as well as used foreign advanced design experience for reference and developed a FPGA containing 20*30 CLB-arrays, an internal counter of 200MHz, 100K gates，supporting 16 high-performance interface standards as

11、 a breakthrough, a series of FPGA family products, whose maximum available I/O number is 180 , 404 and 512, have been developed respectively. The 180-I/O FPGA has a 4.8ns pin-to-pin input delay and 4.0ns pin-to-pin output delay or less. This paper was based on a 0.22um 1P5M standard CMOS technology

12、process, and on a design technology of custom layout. The primary technology parameters of the FPGA family products accomplish the foreign advanced level of kindred products.New idea of our research subject was a new I/O cicuit structure by using the SRAM array design to realize in-system programmab

13、le and the characters of analog cicuit design.This structure can reduce the chip area and give higher performance.The 180-I/O FPGA chip with ceramic packages solved the problem that there were no military devices in foreign kindred products and satisfied the requirement of important military enginee

14、ring. This product has been finished the layout design.Other designs of the FPGA series were completed and were ahead of the schedule of plan. The products were used and approbated by many customer, we broke the forbiddance for the devices by foreign countries, and contributed that the key device ca

15、n be established in China for our army.Keywords: FPGA Dynamic-configuration I/O Multi-standards5V-tolerance Weak-keeper目 錄 TOC o 1-5 h z u HYPERLINK l _Toc196017912第一章 緒 論 PAGEREF _Toc196017912 h 1HYPERLINK l _Toc1960179131.1 課題的背景和意義 PAGEREF _Toc196017913 h 1HYPERLINK l _Toc1960179141.1.1 現(xiàn)場(chǎng)可編程門陣列簡(jiǎn)

16、介 PAGEREF _Toc196017914 h 2HYPERLINK l _Toc1960179151.1.2 SRAM編程技術(shù)介紹 PAGEREF _Toc196017915 h 3HYPERLINK l _Toc1960179161.1.3 FPGA和ASIC的對(duì)比 PAGEREF _Toc196017916 h 4HYPERLINK l _Toc1960179171.1.4 市場(chǎng)需求分析 PAGEREF _Toc196017917 h 6HYPERLINK l _Toc1960179181.2 國外研究現(xiàn)狀與發(fā)展趨勢(shì) PAGEREF _Toc196017918 h 7HYPERLIN

17、K l _Toc1960179191.2.1 國外研究現(xiàn)狀 PAGEREF _Toc196017919 h 7HYPERLINK l _Toc1960179201.2.2 國研究現(xiàn)狀 PAGEREF _Toc196017920 h 12HYPERLINK l _Toc1960179211.2.3 未來發(fā)展趨勢(shì) PAGEREF _Toc196017921 h 13HYPERLINK l _Toc1960179221.3 主要容、創(chuàng)新與論文安排 PAGEREF _Toc196017922 h 13HYPERLINK l _Toc196017923第二章 FPGA多標(biāo)準(zhǔn)兼容可編程I/O相關(guān)技術(shù)研究

18、PAGEREF _Toc196017923 h 16HYPERLINK l _Toc1960179242.1 架構(gòu)技術(shù)研究 PAGEREF _Toc196017924 h 16HYPERLINK l _Toc1960179252.1.1 學(xué)術(shù)FPGA架構(gòu)技術(shù)研究 PAGEREF _Toc196017925 h 16HYPERLINK l _Toc1960179262.1.1.1 FPGA算法研究 PAGEREF _Toc196017926 h 16HYPERLINK l _Toc1960179272.1.1.2 FPGA整體架構(gòu)研究 PAGEREF _Toc196017927 h 17HYPE

19、RLINK l _Toc1960179282.1.2 商業(yè)FPGA架構(gòu)技術(shù)研究 PAGEREF _Toc196017928 h 19HYPERLINK l _Toc1960179292.1.2.1 Xilinx公司FPGA架構(gòu) PAGEREF _Toc196017929 h 19HYPERLINK l _Toc1960179302.1.2.2 Altera公司FPGA架構(gòu) PAGEREF _Toc196017930 h 20HYPERLINK l _Toc1960179312.1.2.3 各類FPGA架構(gòu)分析 PAGEREF _Toc196017931 h 21HYPERLINK l _Toc

20、1960179322.2 多標(biāo)準(zhǔn)兼容可編程I/O技術(shù)研究 PAGEREF _Toc196017932 h 21HYPERLINK l _Toc1960179332.2.1 電平接口標(biāo)準(zhǔn)研究 PAGEREF _Toc196017933 h 21HYPERLINK l _Toc1960179342.2.1.1 專業(yè)術(shù)語 PAGEREF _Toc196017934 h 22HYPERLINK l _Toc1960179352.2.1.2 接口標(biāo)準(zhǔn)分類 PAGEREF _Toc196017935 h 22HYPERLINK l _Toc1960179362.2.2 CMOS I/O設(shè)計(jì)技術(shù)研究 PAG

21、EREF _Toc196017936 h 27HYPERLINK l _Toc1960179372.2.3 CPLD編程I/O技術(shù)研究 PAGEREF _Toc196017937 h 28HYPERLINK l _Toc1960179382.2.3.1 CPLD可編程I/O設(shè)計(jì)技術(shù) PAGEREF _Toc196017938 h 28HYPERLINK l _Toc1960179392.2.3.2 CPLD I/O輸出skew控制設(shè)計(jì)技術(shù) PAGEREF _Toc196017939 h 28HYPERLINK l _Toc1960179402.2.4 FPGA可編程I/O技術(shù)研究 PAGERE

22、F _Toc196017940 h 30HYPERLINK l _Toc1960179412.2.4.1 FPGA可編程I/O技術(shù)研究 PAGEREF _Toc196017941 h 30HYPERLINK l _Toc1960179422.2.4.2 FPGA中可編程I/O的分類 PAGEREF _Toc196017942 h 31HYPERLINK l _Toc1960179432.2.5 可編程技術(shù)I/O比較 PAGEREF _Toc196017943 h 31HYPERLINK l _Toc196017944第三章 FPGA多標(biāo)準(zhǔn)兼容可編程I/O設(shè)計(jì)與驗(yàn)證 PAGEREF _Toc19

23、6017944 h 32HYPERLINK l _Toc1960179453.1 設(shè)計(jì)技術(shù)參數(shù)和設(shè)計(jì)要求 PAGEREF _Toc196017945 h 32HYPERLINK l _Toc1960179463.1.1 設(shè)計(jì)要求 PAGEREF _Toc196017946 h 32HYPERLINK l _Toc1960179473.1.2 設(shè)計(jì)技術(shù)參數(shù) PAGEREF _Toc196017947 h 35HYPERLINK l _Toc1960179483.2 FPGA可編程標(biāo)準(zhǔn)I/O設(shè)計(jì) PAGEREF _Toc196017948 h 36HYPERLINK l _Toc196017949

24、3.2.1 總體結(jié)構(gòu) PAGEREF _Toc196017949 h 36HYPERLINK l _Toc1960179503.2.2 設(shè)計(jì)原理和設(shè)計(jì)方法 PAGEREF _Toc196017950 h 38HYPERLINK l _Toc1960179513.2.2.1 輸出緩沖器 PAGEREF _Toc196017951 h 39HYPERLINK l _Toc1960179523.2.2.2 輸入緩沖器 PAGEREF _Toc196017952 h 41HYPERLINK l _Toc1960179533.2.2.3 I/O BANK介紹 PAGEREF _Toc196017953

25、h 44HYPERLINK l _Toc1960179543.3 FPGA可編程非標(biāo)準(zhǔn)I/O設(shè)計(jì) PAGEREF _Toc196017954 h 45HYPERLINK l _Toc1960179553.3.1 全局時(shí)鐘輸入管腳 PAGEREF _Toc196017955 h 45HYPERLINK l _Toc1960179563.3.2 配置控制信號(hào)輸入管腳 PAGEREF _Toc196017956 h 47HYPERLINK l _Toc1960179573.3.3 配置控制信號(hào)輸出管腳 PAGEREF _Toc196017957 h 48HYPERLINK l _Toc1960179

26、583.4 FPGA可編程標(biāo)準(zhǔn)I/O核心電路設(shè)計(jì) PAGEREF _Toc196017958 h 48HYPERLINK l _Toc1960179593.4.1 輸出數(shù)據(jù)通路設(shè)計(jì) PAGEREF _Toc196017959 h 48HYPERLINK l _Toc1960179603.4.1.1 輸出數(shù)據(jù)選擇控制單元UIO_OUTMUX PAGEREF _Toc196017960 h 48HYPERLINK l _Toc1960179613.4.1.2 輸出數(shù)據(jù)緩沖器單元UIO_OUTBUF PAGEREF _Toc196017961 h 50HYPERLINK l _Toc19601796

27、23.4.2 輸入數(shù)據(jù)通路設(shè)計(jì) PAGEREF _Toc196017962 h 64HYPERLINK l _Toc1960179633.4.2.1 輸入緩沖器單元設(shè)計(jì)UIO_INBUF PAGEREF _Toc196017963 h 64HYPERLINK l _Toc1960179643.4.2.2 輸入數(shù)據(jù)閾值損失補(bǔ)償單元UIO_REFIN PAGEREF _Toc196017964 h 71HYPERLINK l _Toc1960179653.4.2.3可編程延遲與輸入通道選擇模塊 PAGEREF _Toc196017965 h 75HYPERLINK l _Toc1960179663

28、.4.3 I/O工作模式控制與配置單元設(shè)計(jì) PAGEREF _Toc196017966 h 77HYPERLINK l _Toc1960179673.4.3.1 配置信息存儲(chǔ)與選擇單元設(shè)計(jì) PAGEREF _Toc196017967 h 77HYPERLINK l _Toc1960179683.4.3.2 I/O工作模式控制單元設(shè)計(jì) PAGEREF _Toc196017968 h 79HYPERLINK l _Toc1960179693.4.4 邊界掃描鏈與輸入輸出寄存器單元設(shè)計(jì) PAGEREF _Toc196017969 h 81HYPERLINK l _Toc1960179703.4.5

29、輸入輸出保護(hù)與PCI接口標(biāo)準(zhǔn)控制電路 PAGEREF _Toc196017970 h 85HYPERLINK l _Toc1960179713.4.5.1 5V容許保護(hù)電路 PAGEREF _Toc196017971 h 85HYPERLINK l _Toc1960179723.4.5.2 weak keeper數(shù)據(jù)保持單元 PAGEREF _Toc196017972 h 91HYPERLINK l _Toc1960179733.4.5.3 上拉和下拉電阻 PAGEREF _Toc196017973 h 93HYPERLINK l _Toc1960179743.5 多標(biāo)準(zhǔn)兼容非標(biāo)準(zhǔn)I/O接口核

30、心電路設(shè)計(jì) PAGEREF _Toc196017974 h 93HYPERLINK l _Toc1960179753.5.1 全局時(shí)鐘輸入I/O單元設(shè)計(jì) PAGEREF _Toc196017975 h 93HYPERLINK l _Toc1960179763.5.5.1 時(shí)鐘輸入緩沖器單元AGCK_IN PAGEREF _Toc196017976 h 94HYPERLINK l _Toc1960179773.5.5.2 配置點(diǎn)存儲(chǔ)單元模塊ARRSRAM_DOWN PAGEREF _Toc196017977 h 96HYPERLINK l _Toc1960179783.5.5.3 邊界掃描單元模

31、塊BSCAN_B PAGEREF _Toc196017978 h 97HYPERLINK l _Toc1960179793.5.5.4 全局輸入時(shí)鐘延遲補(bǔ)償模塊GCLK_COMPENSATION PAGEREF _Toc196017979 h 97HYPERLINK l _Toc1960179803.5.2 配置控制信號(hào)輸入管腳 PAGEREF _Toc196017980 h 104HYPERLINK l _Toc1960179813.5.3 配置控制信號(hào)輸出管腳 PAGEREF _Toc196017981 h 105HYPERLINK l _Toc1960179823.6 多標(biāo)準(zhǔn)I/O接口電

32、路的擴(kuò)展 PAGEREF _Toc196017982 h 106HYPERLINK l _Toc1960179833.6.1 LVDS接口標(biāo)準(zhǔn)介紹 PAGEREF _Toc196017983 h 106HYPERLINK l _Toc1960179843.6.2 電路實(shí)現(xiàn)原理 PAGEREF _Toc196017984 h 108HYPERLINK l _Toc1960179853.7定制版圖設(shè)計(jì) PAGEREF _Toc196017985 h 108HYPERLINK l _Toc1960179863.8 整體電路功能與參數(shù)仿真 PAGEREF _Toc196017986 h 109HYPE

33、RLINK l _Toc196017987第四章 FPGA電源與時(shí)鐘系統(tǒng)研究與設(shè)計(jì) PAGEREF _Toc196017987 h 112HYPERLINK l _Toc1960179884.1 DLL電源系統(tǒng)設(shè)計(jì) PAGEREF _Toc196017988 h 112HYPERLINK l _Toc1960179894.1.1 設(shè)計(jì)要求 PAGEREF _Toc196017989 h 112HYPERLINK l _Toc1960179904.1.2 設(shè)計(jì)原理 PAGEREF _Toc196017990 h 113HYPERLINK l _Toc1960179914.1.3 基準(zhǔn)電路單元設(shè)計(jì)

34、 PAGEREF _Toc196017991 h 114HYPERLINK l _Toc1960179924.1.4 低通濾波單元設(shè)計(jì) PAGEREF _Toc196017992 h 117HYPERLINK l _Toc1960179934.1.5 整形電路單元設(shè)計(jì) PAGEREF _Toc196017993 h 120HYPERLINK l _Toc1960179944.1.6 整體電路仿真 PAGEREF _Toc196017994 h 121HYPERLINK l _Toc1960179954.2 上電復(fù)位電路單元設(shè)計(jì) PAGEREF _Toc196017995 h 124HYPERL

35、INK l _Toc1960179964.2.1 設(shè)計(jì)要求 PAGEREF _Toc196017996 h 124HYPERLINK l _Toc1960179974.2.2 設(shè)計(jì)原理 PAGEREF _Toc196017997 h 126HYPERLINK l _Toc1960179984.2.3 整體電路設(shè)計(jì) PAGEREF _Toc196017998 h 126HYPERLINK l _Toc1960179994.2.4 整體電路仿真 PAGEREF _Toc196017999 h 131HYPERLINK l _Toc1960180004.2.5 定制版圖設(shè)計(jì) PAGEREF _Toc

36、196018000 h 132HYPERLINK l _Toc1960180014.3 SRAM電源系統(tǒng)設(shè)計(jì) PAGEREF _Toc196018001 h 133HYPERLINK l _Toc1960180024.3.1 設(shè)計(jì)要求 PAGEREF _Toc196018002 h 133HYPERLINK l _Toc1960180034.3.2 設(shè)計(jì)原理 PAGEREF _Toc196018003 h 133HYPERLINK l _Toc1960180044.3.3 電壓比較器單元設(shè)計(jì) PAGEREF _Toc196018004 h 134HYPERLINK l _Toc19601800

37、54.3.4 SRAMVDD電壓控制單元設(shè)計(jì) PAGEREF _Toc196018005 h 135HYPERLINK l _Toc1960180064.3.5 整體電路仿真 PAGEREF _Toc196018006 h 139HYPERLINK l _Toc1960180074.4 部配置時(shí)鐘發(fā)生電路單元 PAGEREF _Toc196018007 h 141HYPERLINK l _Toc1960180084.4.1 設(shè)計(jì)要求 PAGEREF _Toc196018008 h 141HYPERLINK l _Toc1960180094.4.2 設(shè)計(jì)原理 PAGEREF _Toc196018

38、009 h 143HYPERLINK l _Toc1960180104.4.3 振蕩器單元設(shè)計(jì) PAGEREF _Toc196018010 h 145HYPERLINK l _Toc1960180114.4.4 整體電路設(shè)計(jì)與仿真 PAGEREF _Toc196018011 h 147HYPERLINK l _Toc1960180124.4.4 定制版圖設(shè)計(jì) PAGEREF _Toc196018012 h 152HYPERLINK l _Toc1960180134.5 FPGA部模擬電路單元綜述 PAGEREF _Toc196018013 h 152HYPERLINK l _Toc196018

39、014第五章 FPGA系列產(chǎn)品的模擬電路設(shè)計(jì)與驗(yàn)證 PAGEREF _Toc196018014 h 154HYPERLINK l _Toc1960180155.1 FPGA系列產(chǎn)品設(shè)計(jì)方法 PAGEREF _Toc196018015 h 154HYPERLINK l _Toc1960180165.2 FPGA系列產(chǎn)品的模擬電路異同點(diǎn) PAGEREF _Toc196018016 h 155HYPERLINK l _Toc1960180175.2.1 一樣點(diǎn) PAGEREF _Toc196018017 h 155HYPERLINK l _Toc1960180185.2.2 不同點(diǎn) PAGEREF

40、_Toc196018018 h 156HYPERLINK l _Toc1960180195.3 FPGA 系列產(chǎn)品的模擬電路設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc196018019 h 156HYPERLINK l _Toc196018020第六章 FPGA 可編程I/O接口電路測(cè)試方法研究 PAGEREF _Toc196018020 h 158HYPERLINK l _Toc1960180216.1 I/O接口電路測(cè)試方法研究 PAGEREF _Toc196018021 h 158HYPERLINK l _Toc1960180226.2 I/O接口電路測(cè)試方案 PAGEREF _Toc1960

41、18022 h 159HYPERLINK l _Toc196018023第七章 結(jié) 論 PAGEREF _Toc196018023 h 162HYPERLINK l _Toc196018024致 PAGEREF _Toc196018024 h 164HYPERLINK l _Toc196018025參考文獻(xiàn) PAGEREF _Toc196018025 h 165HYPERLINK l _Toc196018026攻碩期間取得的研究成果 PAGEREF _Toc196018026 h 167第一章 緒論1.1 課題的背景和意義FPGA是英文Field Programmable Gate Array

42、的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路，該產(chǎn)品既解決了定制電路的不足，又克服了原有類型的可編程器件門電路數(shù)有限的缺點(diǎn)。由于FPGA產(chǎn)品具有上市時(shí)間短、設(shè)計(jì)成本低、便于升級(jí)與重復(fù)使用的特點(diǎn)，目前被廣泛應(yīng)用在通信、航天、航空、導(dǎo)航、遙感、遙測(cè)、程控交換機(jī)等軍、民用領(lǐng)域1。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)新概念，部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和

43、部連線(Interconnect)三個(gè)主要部分。對(duì)于一個(gè)實(shí)際投入商業(yè)與工業(yè)應(yīng)用的FPGA而言，沒有I/O接口、上電復(fù)位和電源系統(tǒng)等模擬電路模塊就不能保證FPGA在各種實(shí)際應(yīng)用環(huán)境中正常工作。因此對(duì)于投入實(shí)際應(yīng)用的FPGA產(chǎn)品而言，模擬電路的設(shè)計(jì)是至關(guān)重要的。但是，由于中國集成電路產(chǎn)業(yè)受到產(chǎn)業(yè)高速增長(zhǎng)與核心技術(shù)長(zhǎng)期受制國外技術(shù)壁壘的雙重影響，出現(xiàn)了產(chǎn)業(yè)規(guī)模盲目擴(kuò)大與產(chǎn)品效益低下并存，外資大量進(jìn)入與本土大企業(yè)缺失并存的尷尬局面。由于外資的巨大貢獻(xiàn)，中國的整機(jī)制造產(chǎn)業(yè)(包括計(jì)算機(jī)、通信設(shè)備制造和視聽產(chǎn)業(yè))仍具有較強(qiáng)的國際競(jìng)爭(zhēng)力，而本土的元器件研發(fā)產(chǎn)業(yè)在全球所占的份額則十分有限。這一格局在客觀上反映了

44、國的企業(yè)與科研院所尚不具備與跨國公司開展全面競(jìng)爭(zhēng)，中國電子信息產(chǎn)業(yè)仍處于加工組裝階段的現(xiàn)實(shí)。因此，從某種意義上來講，中國電子產(chǎn)業(yè)的基礎(chǔ)研發(fā)能力大而不強(qiáng)?；谝陨显颍瑖诳删幊踢壿嬈骷I(lǐng)域尚處于起步階段，研究大多集中于電路綜合和布局布線算法理論。對(duì)于實(shí)際的FPGA芯片設(shè)計(jì)，尤其是商業(yè)化FPGA芯片中模擬電路的設(shè)計(jì)與研究尚未有成功先例。因此，掌握了FPGA模擬電路設(shè)計(jì)技術(shù)，可以加速我國FPGA研制進(jìn)程，縮短與先進(jìn)國家水平的差距，從而在軍事和國民經(jīng)濟(jì)各領(lǐng)域發(fā)揮良好的經(jīng)濟(jì)效益和社會(huì)效益。1.1.1 現(xiàn)場(chǎng)可編程門陣列簡(jiǎn)介所謂現(xiàn)場(chǎng)可編程門陣列(FPGA)是指可以方便地通過實(shí)時(shí)下載不同的配置位流文件(bi

45、t stream)，而實(shí)現(xiàn)不同邏輯功能的門陣列芯片。20世紀(jì)80年代中期，Altera和Xilinx分別推出了與標(biāo)準(zhǔn)門陣列類似的FPGA，它具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以與適用圍寬等特點(diǎn)。這種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與其它ASIC相比，它們具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以與可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。與PAL、GAL器件相比，它的優(yōu)點(diǎn)是可以實(shí)時(shí)地對(duì)置的SRAM或EPROM編程，以實(shí)時(shí)地改變器件功能，實(shí)現(xiàn)現(xiàn)場(chǎng)可編程(基于EPROM型)或在線重配置(基于SRAM型)。因此，F(xiàn)PGA被廣泛應(yīng)用于產(chǎn)品的原型

46、設(shè)計(jì)和產(chǎn)品生產(chǎn)之中，幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA器件。FPGA通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連?？删幊踢壿嫻δ軌K是實(shí)現(xiàn)用戶功能的基本單元，它們通常排列成一個(gè)陣列，散布于整個(gè)芯片；可編程I/O單元實(shí)現(xiàn)芯片上邏輯與外部封裝腳的接口，圍繞著陣列于芯片四周;可編程部互連包括各種長(zhǎng)度的線段和編程連接開關(guān)，它們將各個(gè)可編程邏輯塊或I/O塊連接起來，構(gòu)成特定功能的電路。不同廠家生產(chǎn)的FPGA在可編程邏輯塊的規(guī)模，部互連線的結(jié)構(gòu)和采用的可編程元件上存在較大的差異。目前，在市場(chǎng)上比較常用的是Xilinx和Altera公司的FPGA

47、器件。由于FPGA 能夠減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本(NRE)，同時(shí)有效的縮短上市時(shí)間(time to market)，并且通過在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低了維護(hù)和升級(jí)成本，因此在通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用。FPGA 的發(fā)展推動(dòng)了先進(jìn)制造工藝和封裝工藝的出現(xiàn)，通過全定制的電路和版圖設(shè)計(jì)方法所進(jìn)行的設(shè)計(jì)優(yōu)化，使FPGA 在邏輯密度、性能、功能和功耗方面得到大幅改善，成本顯著下降。隨著FPGA 在功能、密度、速度上的不斷提升與成本的降低，用戶需求與協(xié)議標(biāo)準(zhǔn)的變化，F(xiàn)PGA 芯片由于其便利的可升級(jí)性，不但被用來制作原型機(jī)，而且還被大量地應(yīng)用到網(wǎng)絡(luò)、消費(fèi)電子、科研、航天與國防

48、的許多最終產(chǎn)品中，成為一系列電子系統(tǒng)的核心。1.1.2SRAM編程技術(shù)介紹通過對(duì)熔絲、EPROM、EEPROM、 SRAM，反熔絲和Flash等可編程技術(shù)的研究，總結(jié)可編程邏輯器件可編程技術(shù)的特性，見表1-1。表1-1 可編程開關(guān)技術(shù)比較編程技術(shù)可重復(fù)編程易失性制造工藝熔絲否否BipolarEPROM電路外否UVCMOSEEPROM在電路否EECMOSSRAM在電路是CMOS反熔絲否否CMOS+Flash在電路否FlashSRAM編程技術(shù)最先使用是在Xilinx公司的FPGA產(chǎn)品中，現(xiàn)在已經(jīng)廣泛使用在其他公司的FPGA產(chǎn)品中。基于該種編程技術(shù)的FPGA的可編程互聯(lián)、可編程I/O、CLB單元的的

49、配置信息都存儲(chǔ)于SRAM陣列中。圖11示出了Xilinx公司的一個(gè)5管SRAM配置單元，該單元是由首尾相連的兩個(gè)反相器和一個(gè)導(dǎo)通晶體管構(gòu)成的2。圖1-1 5管SRAM配置單元SRAM技術(shù)的優(yōu)點(diǎn)是采用標(biāo)準(zhǔn)CMOS工藝，可重復(fù)設(shè)計(jì)和在系統(tǒng)可重配置。缺點(diǎn)是易失性，每次斷電后SRAM的數(shù)據(jù)就不存在了。所以在使用SRAM型FPGA時(shí)需要外掛存儲(chǔ)單元(通常是PROM)，這樣在每次上電時(shí)，從存儲(chǔ)器中裝載配置數(shù)據(jù)。另外，采用SRAM技術(shù)編程的FPGA所需芯片面積是最大的，這是由于通常一個(gè)SRAM單元都需要56個(gè)單管組成3。由于本次課題采用的制造工藝是標(biāo)準(zhǔn)CMOS工藝，所以選擇SRAM做為FPGA部各個(gè)配置點(diǎn)配

50、置信息的存儲(chǔ)單元，并且結(jié)合SRAM在系統(tǒng)可重配置的特性，利用模擬電路的設(shè)計(jì)方法，實(shí)現(xiàn)兼容多種接口標(biāo)準(zhǔn)的在線可重配置I/O接口電路的設(shè)計(jì)。1.1.3FPGA和ASIC的對(duì)比目前在電子行業(yè)使用比較多的產(chǎn)品主要有ASIC和FPGA，在這兩者之間FPGA是最具有技術(shù)優(yōu)勢(shì)的一種產(chǎn)品，并且具有逐漸取代ASIC的趨勢(shì)。ASIC是專用集成電路的英文簡(jiǎn)稱。在過去的一段時(shí)間中，ASIC設(shè)計(jì)技術(shù)一直是集成電路設(shè)計(jì)市場(chǎng)的主流。一般說來，ASIC主要針對(duì)大批量生產(chǎn)的專用產(chǎn)品，以盡可能的降低生產(chǎn)設(shè)計(jì)成本。而FPGA由于其良好的可配置特性廣泛應(yīng)用小批量的產(chǎn)品設(shè)計(jì)中，尤其是在ASIC的原型驗(yàn)證階段經(jīng)常使用FPGA來構(gòu)建硬件平

51、臺(tái)。但是隨著FPGA在性能、密度上的提升，以與芯片制造工藝的改進(jìn)導(dǎo)致的NRE成本激增，使ASIC的市場(chǎng)逐漸被FPGA所占據(jù)。對(duì)于ASIC與沒有使用嵌入式硬核基于LUT的FPGA(圖1-2)而言，ASIC與FPGA的延遲性能大概相差1214倍，并且該結(jié)果針對(duì)0.25um90nm的CMOS工藝都是基本適用的。不考慮性能的情況下，對(duì)于實(shí)現(xiàn)一樣的邏輯功能而言，沒有使用硬核的FPGA比ASIC面積大35倍，動(dòng)態(tài)功耗增加14倍以上。圖1-2 不包含嵌入式硬核的FPGA電路結(jié)構(gòu)圖為了逐漸減小FPGA與ASIC之間的性能差異，尤其是降低FPGA與ASIC的功耗和面積差距，越來越多的嵌入式硬核被加入到FPGA芯

52、片中去。硬核的使用大大降低了FPGA的芯片面積和動(dòng)態(tài)功耗，但是對(duì)于芯片速度的提升而言影響不是很明顯，因此要根據(jù)具體的應(yīng)用要求來選擇合適的FPGA使用方法。而減小的芯片面積可以大幅度的降低互聯(lián)線電容和負(fù)載電容的影響，所以根據(jù)動(dòng)態(tài)功耗的公式可以知道，隨著面積的減小，電容也相應(yīng)減小，從而降低了芯片的動(dòng)態(tài)功耗。在一樣性能的條件下，使用硬核的FPGA和ASIC相比，面積增大5倍，動(dòng)態(tài)功耗增大7.112倍，速度慢3.44.6倍4。正是由于嵌入式硬核的使用，減小了FPGA與ASIC之間在性能上的差距。因此，在當(dāng)今的FPGA設(shè)計(jì)中越來越多的嵌入式硬核被加入到FPGA結(jié)構(gòu)中去，最常見的有高速I/O接口電路、RA

53、M陣列、硬件乘法器和DLL單元。用戶可對(duì)FPGA部的邏輯模塊和I/O模塊重新配置，以實(shí)現(xiàn)用戶的邏輯。它還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路，F(xiàn)PGA既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。可以毫不夸的講，F(xiàn)PGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡(jiǎn)單的74電路，都可以用FPGA來實(shí)現(xiàn)。FPGA如同一白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，可以事先驗(yàn)證設(shè)計(jì)的正確性。在PCB完成以后，還可以利

54、用FPGA的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。FPGA是由存放在片RAM中的程序來設(shè)置其工作狀態(tài)的，因此工作時(shí)需要對(duì)片的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA

55、通過使用不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。綜合以上各方面，ASIC在產(chǎn)品生產(chǎn)規(guī)模比較大時(shí)，能夠在降低生產(chǎn)成本方面有一定的優(yōu)勢(shì)。FPGA由于可以用VHDL或Verilog HDL來編程，靈活性最強(qiáng)，并且能夠進(jìn)行編程、除錯(cuò)、再編程和重復(fù)操作。同時(shí)，由于沒有NRE成本，因此可以充分地進(jìn)行設(shè)計(jì)開發(fā)和驗(yàn)證。相比較于ASIC，當(dāng)設(shè)計(jì)的電路有少量改動(dòng)時(shí)，更能顯示出FPGA的優(yōu)勢(shì)，其現(xiàn)場(chǎng)編程能力可以用來進(jìn)行系統(tǒng)升級(jí)或除錯(cuò)，大大延長(zhǎng)了產(chǎn)品在市場(chǎng)上的壽命。綜合看來，F(xiàn)PGA更加符合未來電子行業(yè)的發(fā)展，在未來必

56、將得到更為廣泛的應(yīng)用，并將逐步取代ASIC，在電子產(chǎn)業(yè)中發(fā)揮巨大的作用。1.1.4市場(chǎng)需求分析FPGA在我軍軍事裝備中被廣泛用于航空、航天、船舶、兵器、電子、核能等各研究所與工廠，為我軍裝備的跨越式發(fā)展與技術(shù)性能的提高提供了良好契機(jī)與巨大潛力。采用FPGA可快速替代原有的成熟板級(jí)電路系統(tǒng)，從而大大減小整機(jī)重量，且無需承擔(dān)投片風(fēng)險(xiǎn)，利用最少的成本實(shí)現(xiàn)軍用裝備“減重增程”的目標(biāo)。所有FPGA在出廠之前都做過百分之百的故障測(cè)試，保證了出廠芯片的功能正確，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終設(shè)計(jì)。所以，整機(jī)設(shè)計(jì)采用FPGA的方案，技術(shù)風(fēng)險(xiǎn)更小、開發(fā)周期更短，資金投入更

57、小，節(jié)省了許多潛在的故障檢測(cè)花費(fèi)。為了符合我軍國防現(xiàn)代化的發(fā)展要求，軍用電子裝備對(duì)FPGA的需求也呈現(xiàn)出了逐年增長(zhǎng)的趨勢(shì)。一方面，這是由于軍用集成電路的種類繁多，如果使用ASIC(專用集成電路)技術(shù)去實(shí)現(xiàn)的話存在設(shè)計(jì)生產(chǎn)周期長(zhǎng)、投資成本高、設(shè)計(jì)風(fēng)險(xiǎn)大的缺點(diǎn)。另一方面，由于國防技術(shù)的不斷發(fā)展和國防裝備現(xiàn)代化的需求，電子武器裝備的更新?lián)Q代逐漸加快，這就對(duì)電子武器系統(tǒng)的升級(jí)和維護(hù)提出了一定的要求，而FPGA具有升級(jí)方便、便于維護(hù)的特點(diǎn)。因此，越來越多的軍用電子設(shè)備開始廣泛使用FPGA來進(jìn)行武器裝備的設(shè)計(jì)和生產(chǎn)。但是，目前國所使用的FPGA器件全部依靠進(jìn)口，并且其核心生產(chǎn)設(shè)計(jì)和制造技術(shù)完全被國外公司壟

58、斷，由于產(chǎn)品進(jìn)貨渠道狹窄，產(chǎn)品價(jià)格昂貴。國在可編程邏輯器件領(lǐng)域還處于起步階段，國多家研制單位作了大量基礎(chǔ)性的工作，并取得了階段性的科研成果，為軍用可編程邏輯器件的發(fā)展奠定了堅(jiān)實(shí)的技術(shù)基礎(chǔ)。目前，我軍所使用的FPGA器件主要依賴于從美國的Xilinx、Altera和Actel這三家公司進(jìn)口，這種現(xiàn)象已經(jīng)引起我軍科研管理單位的高度重視。因此，現(xiàn)場(chǎng)可編程門陣列將是繼AD/DA、CPU和DSP等之后的下一個(gè)研究熱點(diǎn)。綜上所述，一方面是要解決我軍軍用裝備研制單位對(duì)軍用級(jí)FPGA產(chǎn)品的迫切需求，解決FPGA器件完全依賴進(jìn)口的被動(dòng)局面；另一方面是FPGA器件對(duì)我軍用裝備的巨大技術(shù)推動(dòng)作用和為我軍軍用裝備跨越

59、式發(fā)展提供了良好的契機(jī)。以上兩方面都明確的表明研制軍用級(jí)FPGA芯片已迫在眉睫、刻不容緩。通過本課題的研究，掌握可編程邏輯器件中模擬電路的核心設(shè)計(jì)技術(shù)，除可滿足武器裝備國產(chǎn)化需求外，同時(shí)也可以探索可編程邏輯器件中模擬電路設(shè)計(jì)的一套行之有效的方法，攻破可編程邏輯器件設(shè)計(jì)的壁壘，為自主設(shè)計(jì)高性能、高密度的FPGA奠定堅(jiān)實(shí)的理論和實(shí)踐基礎(chǔ)。1.2 國外研究現(xiàn)狀與發(fā)展趨勢(shì)1.2.1國外研究現(xiàn)狀目前，國外的FPGA的設(shè)計(jì)技術(shù)和加工工藝成熟，產(chǎn)品門類齊全，可以提供上百個(gè)系列品種，芯片集成度已達(dá)到上百萬門，并廣泛應(yīng)用于通信、航天、航空、導(dǎo)航、遙感、遙測(cè)、程控交換機(jī)等軍、民用領(lǐng)域。目前，國外可編程邏輯器件被美

60、國幾家著名大公司所壟斷。其技術(shù)經(jīng)過近二十年的經(jīng)驗(yàn)積累，技術(shù)力量十分雄厚。器件尺寸達(dá)到65nm，規(guī)模達(dá)到千萬門級(jí)。各公司在宇航和軍用電子元器件的發(fā)展十分迅速。世界排名前四的可編程器件供應(yīng)商分別為Xilinx、Altera、Actel、Lattice，這幾家可編程設(shè)計(jì)公司是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。下面針對(duì)國外各大可編程器件廠商的產(chǎn)品進(jìn)行介紹5。(1)Xilinx公司：圖1-3 Xilinx公司FPGA產(chǎn)品譜圖Xilinx公司成立于1984年，Xilinx首創(chuàng)了現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。目前Xilinx滿足了全世界對(duì)FPGA產(chǎn)