32位移雙向位寄存器的設(shè)計(jì)

1、32 位 移 雙 向 位 寄存器的設(shè)計(jì)河南科技學(xué)院新科學(xué)院EDA課程設(shè)計(jì)報(bào)告題目？題目？專業(yè)班級(jí)：電氣工程及其自動(dòng)化106姓名：程琦指導(dǎo)教師：付廣春完成日期：2013年01月01日32 位雙向移位寄存器設(shè)計(jì)設(shè)計(jì)要求：完成以下功能特性的雙向 32 位移位寄存器。同時(shí)要求有使能端，用 1602 顯示。摘 要：移位寄存器的功能即是對(duì)每一個(gè)上升沿到來時(shí)，并且寄存器使能是0 時(shí)，對(duì)輸 入按照移位模式控制信號(hào)的要求實(shí)現(xiàn)輸出的左移和右移。 32 位移位寄存器可有4 個(gè)八 位的移位寄存器的邏輯關(guān)系來實(shí)現(xiàn)關(guān)鍵詞：寄存器，上升沿，使能端引言移位寄存器使我們學(xué)習(xí)生活包括開發(fā)研究道路上不可或缺的一部分。隨著社會(huì)的發(fā)展

2、，社會(huì)主 義市場(chǎng)經(jīng)濟(jì)不斷繁榮，各種裝飾用的流水燈、廣告彩燈、宣傳畫越來越多的出現(xiàn)在人民的生活當(dāng) 中，在大型晚會(huì)的現(xiàn)場(chǎng)，更是用的淋漓盡致，這些裝飾控制設(shè)備多數(shù)要用移位寄存器來實(shí)現(xiàn)，因 此，移位寄存器的研究和設(shè)計(jì)就變的至關(guān)重要。總體設(shè)計(jì)方案因移位寄存器由多種不同的描述和設(shè)計(jì)方案，我們可以依據(jù)要求設(shè)列出最好最簡單的設(shè)計(jì)方案。首先，要完成雙向的 32 位移位寄存器，就首先必須要實(shí)現(xiàn)8 位移位寄存器作為基礎(chǔ)。其次,在4 個(gè) 8 個(gè)移位寄存器的基礎(chǔ)上達(dá)到 32 位移位寄存器的功能。第一要有模式控制輸入，來控制移位寄存器的移位方向；第二，有使能端，即在什么情況下移位寄存器才可以正常工作，才可以實(shí)現(xiàn)模位控制，

3、是左移還是右移，這就要求使能是模式控制輸入的前提；然后是脈沖控制信號(hào)，由題意可知，移位寄存器是在上升沿觸發(fā)的，即在每一次上升沿到來時(shí)，移位寄存器使輸入按照模位控制 的要求向左或向右移一位；最后輸入和輸出，都要用到32 并行輸入和輸出。設(shè)計(jì)思路8 位移位寄存器由設(shè)計(jì)要求可知，要實(shí)現(xiàn)8 位的雙向移位寄存器，并且還有使能端。我們可令CLK 為移位時(shí)鐘信號(hào)， D 為 8 位并行預(yù)置數(shù)據(jù)端口， LOAD 為并行數(shù)據(jù)預(yù)置使能信號(hào)， QB 為串行輸出端口，LEFT_RIGHT 為移位模式控制數(shù)。此移位寄存器的工作方式是：當(dāng) CLK 得上升沿到來時(shí)，過程被啟動(dòng)，如果這時(shí)預(yù)置使能端LOAD 為低電平，且移位模式

4、控制數(shù)LEFT_RIGHT 為 1 時(shí)，則最高位被移入寄存器中，其他7 位依次左移一位同步并行置入移位寄存器中；如果移位模式控制數(shù)LEFT_RIGHT 為 0 時(shí)，則最低位被移入寄存器中，其他7 位依次左移一位同步并行置入移位寄存器中。但如果這時(shí)預(yù)置使能端LOAD 為高電平時(shí)，則移位寄存器將輸入數(shù)據(jù)并行依次送往輸出，最后在 8 位的基礎(chǔ)上來實(shí)現(xiàn)32 位的更高功能。32 位移位寄存器在 8 位的基礎(chǔ)上，運(yùn)用元件例化，引入一種邏輯關(guān)系，將預(yù)先設(shè)計(jì)好的 8位移位寄存器模塊定義為一個(gè)元件，然后利用特定的語句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中指定端口相連接，從而為 32 位移位寄存器的設(shè)計(jì)實(shí)體引進(jìn)一個(gè)新的、低一

5、級(jí)的設(shè)計(jì)層次。設(shè)計(jì)原理分析分布設(shè)計(jì) 8 位移位寄存器的設(shè)計(jì)當(dāng)使能端使能，即 LOAD=0 ，且脈沖信號(hào)上升沿到來時(shí)，可根據(jù)移位模式控制數(shù)LEFT_RIGHT 來確定移位的方向，若移位模式控制數(shù)LEFT_RIGHT=0 ，則實(shí)現(xiàn)循環(huán)向右移，這時(shí)可先將輸入的最低位放入輸出的最高位寄存器中，輸出的其他位依次向右移一位，放入輸出的低7 個(gè)寄存器中，可用以下語句實(shí)現(xiàn)： REG7=d0;REG6:0=d6:1; 若移位模式控制數(shù)LEFT_RIGHT=1 ，則實(shí)現(xiàn)循環(huán)向左移，這時(shí)可先將輸入的最高位放入輸出的最低位寄存器中，輸出 的其他位依次向左移一位，放入輸出的高 7 個(gè)寄存器中，可用以下語句實(shí)現(xiàn)： REG

6、7=c0 ；REG6:0=REG7:1; cy=REGO; 當(dāng)使能端 L0AD=1 ，即寄存器不工作時(shí)，不論脈沖信號(hào)是否 有上升沿，且移位模式控制數(shù)LEFT_RIGHT 的值為何知，輸入和輸出都不會(huì)有任何差異，即不會(huì)產(chǎn)生移位。可用語句 REGO=cO; REG7:1=REG6:0; cy=REG7;實(shí)現(xiàn)。其中記8位移位寄存器的模塊名位shft2 o編程時(shí)，由于case語句中的種種遺漏，會(huì)導(dǎo)致時(shí)序模塊的引入，會(huì)是綜合所得的RTL圖中輸出口含反饋線路，即含鎖存器線路，因此當(dāng)case語句條件句中未能“歷數(shù)”所有條件時(shí)， 一定要用default語句將case 語句中未出現(xiàn)的賦值語句指明其操作。圖18位

7、移位寄存器32位移位寄存器的設(shè)計(jì)Verilog 設(shè)用8位移位寄存器實(shí)現(xiàn)32位移位寄存器的功能，要用到元件例化。元件例化是使 計(jì)模塊構(gòu)成自上而下層次化設(shè)計(jì)的一種重要途徑。元件例化是可以多層次的，一個(gè)調(diào)用了較低層次元件的頂層設(shè)計(jì)實(shí)體模塊本身也可以被更高層 次設(shè)計(jì)實(shí)體所調(diào)用，成為該設(shè)計(jì)實(shí)體模塊中的一個(gè)元件。任何一個(gè)被例化語句聲明并調(diào)用的底層模塊可以以不同的形式出現(xiàn)，它可以是一個(gè)設(shè)計(jì)畫的 Verilog 文件夾 ( 即一個(gè)設(shè)計(jì)模塊) ，也可以是來自 FPGA 元件庫中的元件或是FPGA 器件中的嵌入式元件功能塊等，例化語句的一般結(jié)構(gòu)如下： (?例化元件端口(例化元件外接端口名 ) ，?；)32 位移位

8、寄存器，一塊電路板上要用到 4 片 8 位移位寄存器的元件，分別標(biāo)注名稱為 U1 ， U2 ，U3 ， U4。 Shft2u1(.load(load1),.left_right(left_right1),.clk(clk1),d(d1),.qb(qb1),.cn(e),.c0(c01);其功能是描述一元件與外部連線及其他元件連接的情況， sft2 是是待調(diào)用的元件名，即原八位移位寄存器的元件名， u1 為用戶在此特定情況下調(diào)用元件 shft2 而取的名字，為元件的例化名。括號(hào)中的.load(load)表示第一個(gè)八位移位寄存器的load端與輸入端口 loadl相連，.cn(e)表示八位移位寄存器

9、的 cn 端與外部連線e 相連，其他同理。整體設(shè)計(jì)首先，當(dāng)脈沖上升沿到來， LOAD=0 使能時(shí)，執(zhí)行語句 case(left_right) ，即確定移位模式控制數(shù)，若 left_right=0 ，則執(zhí)行 begin REG7=cO ；REG6:0=REG7:1;cy=REG0; 此語句表明：一個(gè)時(shí)鐘周期后將上一時(shí)鐘周期移位寄存器中的最低位放入寄存器的最高位，且高 7 位二進(jìn)制數(shù)，即以當(dāng)前值REG7:1 更新至此寄存器的低7 位 d6:0 。但它并不會(huì)自我覆蓋，則其串行移空的最高位始終由后放入的最高位補(bǔ)充，隨著 CLK 脈沖的連續(xù)到來就完成了將并行預(yù)置輸入的數(shù)據(jù)逐位向右串行輸出的功能，即將寄存

10、器的最低位首先輸出；若left_right=0 ，則執(zhí)行REGO=cO; REG7:1=REG6:0;cy=REG7; 表明：一個(gè)時(shí)鐘周期將上一時(shí)鐘周期移位寄存器中的最高位放入寄存器的最低位，且低7 位二進(jìn)制數(shù)，即以當(dāng)前值REG6:0 更新至此寄存器的高 7 位 d7:1 ，并執(zhí)行后面的 assign qb=REG ； assign cn=cy; 實(shí)現(xiàn)最終的輸出， 8 位移位寄存器 的完整程序見附錄1.綜合后的 RTL 電路如圖2 。打包后如圖3圖2 8位移位宙存器的RTL圖其次，由四個(gè)八位移位寄存器組成32位移位寄存器，每一個(gè)低一級(jí)的八位移位寄存器的輸出cn都與其高一級(jí)的c0相連，且四個(gè)把位

11、移位寄存器都有相同的時(shí)鐘脈沖clkl,相同的使能端loadl ,相同的移位模式控制數(shù)Ieft_light1圖3打包后的圖,最低級(jí)的cO端與輸入端c01相連，其完整程序見附錄2,原理圖見圖4它-尸二二嗝廠 ?*U.- A.b3.?f|=77八于 : ?diAmurm? rr-m ? rL ? iirr-an ? rrr ? snirf圖4 32位移位寄存器原理圖iU 0rnistl!43(7 : 0shft2qtfT-Dlcnd7.04總結(jié)與體會(huì):雖然實(shí)訓(xùn)僅僅進(jìn)行了一個(gè)星期就匆匆的結(jié)束了，但在這一個(gè)星期中收獲還是很多的。實(shí)訓(xùn)的目軟件的是要把學(xué)過的東西拿出來用這一個(gè)星期的實(shí)訓(xùn)中不僅用了而且對(duì)于 m

12、uxplus2 和 quartus2的使用也更加的得心應(yīng)手，這次實(shí)訓(xùn)提高了我們的動(dòng)手能力、理論聯(lián)系實(shí)際的能力、發(fā)現(xiàn)問題分析 問題解決問題的能力。實(shí)訓(xùn)只要你認(rèn)真做了都是對(duì)自己能力一次很大的提高。實(shí)訓(xùn)的第一天我們組三個(gè)人就開始對(duì)電子密碼鎖的各部分源程序進(jìn)行調(diào)試，由于剛開始對(duì)于quartus2 軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進(jìn)展，一直都在改程序中的錯(cuò) 誤。在不停的重復(fù)的編譯、改錯(cuò)。拿著資料書檢查出錯(cuò)的地方，一邊又一遍的校對(duì)分析其中的錯(cuò) 誤。在檢查錯(cuò)誤的過程中發(fā)現(xiàn)其實(shí)學(xué)好英語也是很重要的。同時(shí)也感嘆要是這軟件是中國人做的我們還用的著這么麻煩的看英語嗎 ！在試訓(xùn)中我們遇到了很多的問題。

13、為了解決這些問題我和他們兩個(gè)都在的想辦法通過各種 渠道尋找解決問題的方法。上網(wǎng)查資料、問同學(xué)、圖書館查資料、問老師、自己想辦法，其實(shí)最有效的方法還是自己去想那樣學(xué)到的東西才會(huì)更加的深刻記得時(shí)間也是最長的，他人的幫助當(dāng)然是很好的，但只是暫時(shí)的要想真正的學(xué)到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫 忙，一定自己先好好想想實(shí)在解決不了的再去問老師找同學(xué)。參考文獻(xiàn)葉挺秀?應(yīng)用電子學(xué)M ?杭州：浙江大學(xué)出版社，1994閻石 .數(shù)字電子技術(shù)基礎(chǔ) (第三版 )M .北京：高等教育出版社， 1989李旭東，宗光華，畢樹生，等?生物工程微操作機(jī)器人視覺系統(tǒng)的研究J航空航天大學(xué)學(xué)報(bào)， 2002 ， 2

14、8(3) : 249? 252附錄 1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cyreg ISPORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);LD : IN STD_LOGIC;LR : IN STD_LOGIC;CP : IN STD_LOGIC;DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); END cyreg;ARCHITECTURE sample OF cyreg ISBEGINP1:PROCES

15、S(CP,LD)BEGINif LD=0 the nDOUT=D;elsif CPEVENT AND CP=0 the nif LR=1 thenDOUT=DOUT(6 DOWNTO 0)&DOUT(7);elsif LR=0 the nDOUT=DOUT( 0)&DOUT(7 DOWNTO 1); end if;精品資料end if;END PROCESS P1;END sample;附錄 2module ywjcq(load1,left_right1,clk1,d1,d2,d3,d4,qb1,qb2,qb3,qb4,cn1,c01);output cn1;in put load1,left_right1,clk1,c01;in put 7:0d1,7:0d2,7:0d3,7:0d4;output 7:0qb1,7:0qb2,7:0qb3,7:0qb4;wire e,d,f;shft2u1(.load(load1),.left_right(left_right1),.clk(clk1),d(d1),.qb(qb1),.c n(e),.c0(c01);shft2u2(.load(load1),.left_ri