專題七動態(tài)掃描電路設(shè)計

1、專題七動態(tài)掃描電路設(shè)計第1頁，共33頁，2022年，5月20日，1點22分，星期日專題七：七段顯示器動態(tài)掃描電路設(shè)計 一、教學(xué)內(nèi)容：七段顯示器動態(tài)掃描電路設(shè)計 二、教學(xué)目的及要求： 1、掌握VHDL語言的基本結(jié)構(gòu)及編程思想。 2、掌握七段顯示器動態(tài)掃描電路設(shè)計方法。三、授課課時：6課時 第2頁，共33頁，2022年，5月20日，1點22分，星期日設(shè)計要求：1、設(shè)計一個七段數(shù)碼管動態(tài)掃描電路。數(shù)碼管個數(shù)為8個，共陰極接法。2、設(shè)計一電路，控制上述電路實現(xiàn)“12345678”八個數(shù)字的顯示，要求顯示方式為：（1）自左至右逐個點亮數(shù)碼管，最后全亮；再重復(fù)以上動作，每次變化時間間隔為1秒。（2）自左至

2、右點亮數(shù)碼管，每次只點亮一個，最后全息滅，再重復(fù)以上動作，每次變化時間間隔為1秒。（3） 先中間兩個點亮，再依次向外點亮；全亮后，再依次向中間熄滅；重復(fù)上述步驟，每次變化時間間隔為1秒。相當(dāng)于實現(xiàn)8279的顯示部分的功能第3頁，共33頁，2022年，5月20日，1點22分，星期日第4頁，共33頁，2022年，5月20日，1點22分，星期日一、七段顯示器動態(tài)掃描電路設(shè)計框圖abcdefgc6c5c1c4c2c3c7c8掃描控制器顯示字符碼存儲器循環(huán)取數(shù)電路同步時鐘發(fā)生器CLKA0A1A2地址線WR數(shù)據(jù)寫入控制數(shù)據(jù)線RD讀A00A01A02數(shù)據(jù)線clk1clk2雙口RAM第5頁，共33頁，2022

3、年，5月20日，1點22分，星期日二、存儲器設(shè)計（8位8字節(jié)靜態(tài)隨機(jī)存儲器SRAM）LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY MEMO_RD_WR ISPORT( WR,RD: IN STD_LOGIC; A : IN STD_LOGIC_VECTOR(2 DOWNTO 0); B : IN STD_LOGIC_VECTOR(2 DOWNTO 0); D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END MEMO_RD_WR;顯示字符碼存

4、儲器（8字節(jié)）A0A1A2地址線WR數(shù)據(jù)寫入控制數(shù)據(jù)線D7.0Q7.0RD讀數(shù)據(jù)控制A00A01A02雙口RAMAB第6頁，共33頁，2022年，5月20日，1點22分，星期日ARCHITECTURE a OF MEMO_RD_WR IS SIGNAL Q0,Q1,Q2,Q3: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL Q4,Q5,Q6,Q7: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(WR,A) BEGIN IF WR=1 THEN CASE A IS WHEN 000=Q0 Q1Q2 Q3Q4 Q5Q6 Q7NULL

5、; END CASE; END IF;END PROCESS;第7頁，共33頁，2022年，5月20日，1點22分，星期日PROCESS(RD,B) BEGIN IF RD=1 THEN CASE B IS WHEN 000=Q QQ QQ QQ QNULL; END CASE; END IF;END PROCESS;END a;第8頁，共33頁，2022年，5月20日，1點22分，星期日仿真結(jié)果：第9頁，共33頁，2022年，5月20日，1點22分，星期日三、同步時鐘CLK頻率計算同步時鐘發(fā)生器CLKclk1CLK頻率計算： 根據(jù)人的視覺暫留現(xiàn)象，一個數(shù)碼管所要顯示的字符只要在一秒內(nèi)點亮24

6、次以上，則感覺上該數(shù)碼管沒有熄滅一樣。若8只數(shù)碼管要出現(xiàn)這種效果，要求在一秒內(nèi)每只數(shù)碼管要閃亮24次以上。 則CLK頻率應(yīng)為24X8192Hz以上，為了減少閃爍現(xiàn)象，達(dá)到較好的顯示效果，取CLK頻率為1024Hz，每秒內(nèi)每個數(shù)碼管顯示次數(shù)為128次。 CLK1=CLK; CLK2= CLK;第10頁，共33頁，2022年，5月20日，1點22分，星期日四、循環(huán)取數(shù)電路設(shè)計LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY GET_CODE ISPORT(CLK1: IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DO

7、WNTO 0); RD:OUT STD_LOGIC; A : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END GET_CODE; 該電路利用地址線A00、A01、A02對存儲器循環(huán)取數(shù)，并通過DOUT7.0送數(shù)碼管顯示。每個CLK1時鐘取出一個顯示碼并立即送數(shù)碼管顯示。abcdefgRD讀A00A01A02數(shù)據(jù)線clk1循環(huán)取數(shù)電路D0D7DOUT6.0DOUT1DOUT0DOUT2DOUT3DOUT4DOUT5DOUT6RDA第11頁，共33頁，2022年，5月20日，1點22分，星期日地

8、址信號發(fā)生電路鎖存信號產(chǎn)生電路讀信號產(chǎn)生電路A00A01A02RDCLK1鎖存器DOUT6.0D7.0鎖存信號LOAD循環(huán)取數(shù)電路內(nèi)部功能圖CLK1的上升沿鎖存第12頁，共33頁，2022年，5月20日，1點22分，星期日ARCHITECTURE a OF GET_CODE IS SIGNAL LOAD: STD_LOGIC; SIGNAL QQ : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL NUM: INTEGER RANGE 7 DOWNTO 0;BEGIN RD=1; LOAD=CLK1; PROCESS(CLK1) BEGIN IF CLK1EVENT

9、AND CLK1=1 THEN NUMAAAAAAAANULL; END CASE; END PROCESS;PROCESS(LOAD) BEGIN IF LOADEVENT AND LOAD=1 THEN-上升沿鎖存 QQ=D; END IF;END PROCESS; DOUT(7 DOWNTO 0)=QQ(7 DOWNTO 0);END a;第14頁，共33頁，2022年，5月20日，1點22分，星期日五、掃描控制器設(shè)計abcdefgc6c5c1c4c2c3c7c8掃描控制器clk2LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY SCAN_

10、8 ISPORT(CLK2: IN STD_LOGIC; C : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END SCAN_8;第15頁，共33頁，2022年，5月20日，1點22分，星期日掃描控制器時序圖第16頁，共33頁，2022年，5月20日，1點22分，星期日ARCHITECTURE a OF SCAN_8 IS SIGNAL NUM: INTEGER RANGE 7 DOWNTO 0;BEGINPROCESS(CLK2) BEGIN IF CLK2EVENT AND CLK2=1 THEN IF NUM=7 THEN NUM=NUM+1; ELSE NUM

11、C CC CC CC CNULL; END CASE;END PROCESS;END A; 第17頁，共33頁，2022年，5月20日，1點22分，星期日第18頁，共33頁，2022年，5月20日，1點22分，星期日地址數(shù)據(jù)線掃描控制器電路圖存儲器電路讀顯示碼電路列掃描電路第19頁，共33頁，2022年，5月20日，1點22分，星期日應(yīng)用實例一：顯示“01234567”八個數(shù)字第20頁，共33頁，2022年，5月20日，1點22分，星期日LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY disp_data ISPORT(CLK: IN STD_L

12、OGIC; WR:OUT STD_LOGIC; A:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END disp_data;ARCHITECTURE a OF disp_data IS -SIGNAL QQ : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL NUM: INTEGER RANGE 7 DOWNTO 0;BEGIN WR=1; PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF NUM=7 THEN NUM=NUM+

13、1; ELSE NUMQ=00111111;AQ=00000110;AQ=01011011;AQ=01001111;AQ=01100110;AQ=01101101;AQ=01111101; AQ=01111111; ANULL; END CASE; END PROCESS;END a;第22頁，共33頁，2022年，5月20日，1點22分，星期日應(yīng)用實例二：數(shù)字增加順序重復(fù)顯示“12345678”八個數(shù)字應(yīng)用實例三：單數(shù)字順序重復(fù)顯示“12345678”八個數(shù)字第23頁，共33頁，2022年，5月20日，1點22分，星期日七段顯示器動態(tài)掃描電路設(shè)計框圖abcdefgc6c5c1c4c2c3c7

14、c8掃描控制器顯示字符碼存儲器循環(huán)取數(shù)電路同步時鐘發(fā)生器CLKA0A1A2地址線WR數(shù)據(jù)寫入控制數(shù)據(jù)線RD讀A00A01A02數(shù)據(jù)線clk1clk2第24頁，共33頁，2022年，5月20日，1點22分，星期日LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY disp_data2 ISPORT(clk,clk1s: IN STD_LOGIC; WR:OUT STD_LOGIC; A:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); Qout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END disp_da

15、ta2;第25頁，共33頁，2022年，5月20日，1點22分，星期日ARCHITECTURE a OF disp_data2 IS SIGNAL NUM1: INTEGER RANGE 7 DOWNTO 0; SIGNAL num2: INTEGER RANGE 8 DOWNTO 0; SIGNAL q0,q1,q2,q3,q4,q5,q6,q7:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN WR=1; process(clk) begin if clkevent and clk=1 then if num1=7 then num1=num1+1; else num1

16、A=000;qoutA=001;qoutA=010;qoutA=011;qoutA=100;qoutA=101;qoutA=110;qoutA=111;qoutNULL; end case; end process;第27頁，共33頁，2022年，5月20日，1點22分，星期日 process(clk1s) begin if clk1sevent and clk1s=1 then if num28 then num2=num2+1; else num2 q0=00000000;q1=00000000;q2=00000000; q3=00000000;q4=00000000;q5=0000000

17、0; q6=00000000;q7 q0=00000110;q1=00000000;q2=00000000; q3=00000000;q4=00000000;q5=00000000; q6=00000000;q7 q0=00000110;q1=01011011;q2=00000000; q3=00000000;q4=00000000;q5=00000000; q6=00000000;q7 q0=00000110;q1=01011011;q2=01001111; q3=00000000;q4=00000000;q5=00000000; q6=00000000;q7 q0=00000110;q1=

18、01011011;q2=01001111; q3=01100110;q4=00000000;q5=00000000; q6=00000000;q7 q0=00000110;q1=01011011;q2=01001111; q3=01100110;q4=01101101;q5=00000000; q6=00000000;q7 q0=00000110;q1=01011011;q2=01001111; q3=01100110;q4=01101101;q5=01111101; q6=00000000;q7 q0=00000110;q1=01011011;q2=01001111; q3=01100110;q4=01101101;