嵌入式第五章精品課件

1、嵌入式第五章第1頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.1 DSP電源電路 DSP應(yīng)用系統(tǒng)一般是一個(gè)多電源系統(tǒng)，通常包含5V和3.3V兩種電源。這是因?yàn)槎鄶?shù)DSP芯片是采用3.3V來供電的，而許多外圍接口芯片是采用5V供電。 對(duì)于多電源供電系統(tǒng)，一般采用5V電源供電，對(duì)于其他數(shù)量級(jí)的電源可經(jīng)電壓變換得到。5V電源可經(jīng)外部的開關(guān)電源直接得到，或者將220V交流電經(jīng)整流、濾波、穩(wěn)壓后得到。一般來講，這樣得到的5V電源的帶負(fù)載能力較強(qiáng)，但紋波較大，很難直接應(yīng)用到DSP系統(tǒng)中。為此，一般要經(jīng)過DC/DC變換或隔離處理。下圖給出了幾種完成此類功能的芯片及其典型電路的連接方法。有關(guān)芯片

2、的主要參數(shù)見表。退出第2頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三退出第3頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三退出第4頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三DC/DC芯片的主要參數(shù) 型 號(hào)功 能輸入電壓(V)輸出電壓(V)輸入電流(mA)輸出電流(mA)最大值典型值MAX877開關(guān)型升/降壓1.8650.310.22240MAX777/778/779開關(guān)型升壓165/3或3.3/可調(diào)0.310.22300MAX639/640/653開關(guān)型降壓411.55/3.3/3可調(diào)0.020.01225MAX738A/744A開關(guān)型降壓616531.77

3、50MAX878開關(guān)型升/降壓1.863.3/30.310.22240MAX748開關(guān)型降壓3.3163.331.7750MAX651/649/652開關(guān)型降壓416.53.3/30.10.082000TPS7333Q開關(guān)型降壓53.3500退出第5頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三 對(duì)于需同時(shí)產(chǎn)生3.3V和1.8V的電源，可采用圖5-3所示的TI公司的TPS767D318電路。該芯片屬于線性降壓型DC/DC變換電路，由5V可同時(shí)產(chǎn)生兩種不同的電壓(3.3V、1.8V或2.5V)，其最大輸出電流1000mA，可同時(shí)驅(qū)動(dòng)一片DSP和少量外圍電路。退出第6頁，共24頁，202

4、2年，5月20日，3點(diǎn)10分，星期三 另外，在設(shè)計(jì)PCB板時(shí)，對(duì)于模擬電源(VDD)和數(shù)字電源(VCC)、模擬地(AGND)和數(shù)字地(DGND)應(yīng)分開走線，建議使用專門的電源和地線布線，且電源和地線要盡可能地寬，并且在主干線上要放置大小不等的濾波電容(50-100F)，以濾除多種不同頻率的噪聲。在電源和地線的支線上和器件附近，也要安排一些小電容(0.01-0.1F)。退出第7頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.2、晶振、鎖相環(huán)及復(fù)位電路5.2.1 晶振電路 DSP所需的晶振一般有兩種：有源晶振和無源晶振。其中有源晶振有四個(gè)引腳，無源晶振有兩個(gè)引腳。 有源晶振按供電方式的

5、不同又可分為5V和3.3V兩種。圖示的接法為3.3V供電方式，使用3.3V供電晶振的主要優(yōu)點(diǎn)是電路連接比較簡(jiǎn)單，可以直接連接到DSP的XTAL1的引腳上(DSP外圍電壓是3.3V)。 退出第8頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三 采用5V供電方式的有源晶振時(shí)，需在它的輸出端進(jìn)行電平轉(zhuǎn)換。有源晶振驅(qū)動(dòng)能力較強(qiáng)，輸出頻率范圍也較寬(1Hz-400MHz)，因此在設(shè)計(jì)DSP系統(tǒng)時(shí)經(jīng)常采用。 使用無源晶振的優(yōu)點(diǎn)是價(jià)格便宜，但它的驅(qū)動(dòng)能力比較差，一般不能提供多個(gè)器件共享，而且它可提供的頻率范圍也比較小(一般在20kHz-60MHz)。圖5-4所示的無源晶振所接的電容典型值為20-30

6、pF。退出第9頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.2.2 鎖相環(huán)電路 TMS320LF2407A內(nèi)部具有鎖相環(huán)(PLL)電路，可將一個(gè)較低的外部時(shí)鐘在芯片內(nèi)部實(shí)現(xiàn)倍頻，這對(duì)于整個(gè)電路板的電磁兼容性是很有好處的，因?yàn)橥獠恐恍枋褂幂^低頻率的晶振，避免了外部電路的時(shí)鐘干擾，同時(shí)也避免了高頻時(shí)鐘干擾電路板上的其他電路。 TMS320LF2407A的PLL模塊使用外部濾波電路回路來抑制信號(hào)抖動(dòng)和電磁干擾，使信號(hào)抖動(dòng)和干擾影響最小。 在設(shè)計(jì)PCB板時(shí)，所有連接PLL的導(dǎo)線必須盡可能的短。 退出第10頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三復(fù)位電路 TMS320LF2

7、407A內(nèi)部帶有上電復(fù)位電路，可以直接在RS復(fù)位引腳外接一個(gè)上拉電阻即可，這對(duì)于簡(jiǎn)化外圍電路、減少PCB板的尺寸是很有用處的。但是為了調(diào)試方便經(jīng)常采用圖示的手動(dòng)復(fù)位電路，在調(diào)試時(shí)可方便地進(jìn)行手動(dòng)復(fù)位。退出第11頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.3 電平轉(zhuǎn)換接口電路 隨著便攜式數(shù)字電子產(chǎn)品的迅速發(fā)展，要求使用體積小、功耗低的器件來構(gòu)成電路，因此，現(xiàn)在許多集成電路的工作電壓已經(jīng)從5V降低到3.3V，但在許多場(chǎng)合仍在用5V供電的邏輯器件，因此許多設(shè)計(jì)是5V和+3.3V邏輯器件共存，而且不同的電源電壓在同一PCB中混用。隨著更低電壓標(biāo)準(zhǔn)的引入，混合電壓的系統(tǒng)將會(huì)在很長(zhǎng)時(shí)間內(nèi)存

8、在。 TMS320LF2407A等新一代DSP芯片的I/O工作電壓是3.3V，因此，其I/O電平也是3.3V。在設(shè)計(jì)DSP系統(tǒng)時(shí)，除了DSP芯片外，必須設(shè)計(jì)DSP芯片與其他外圍芯片的接口，如果外圍芯片的工作電壓也是3.3V，那么就可以直接連接。但是，由于現(xiàn)有的很多外圍芯片的工作電壓是5V，因此就存在一個(gè)如何將3.3VDSP芯片與這些+5V供電芯片的可靠連接問題。 退出第12頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三 對(duì)于3.3V低電壓DSP器件來講，其引腳信號(hào)高低電平的門限值與普通TTL門限相同，故DSP的輸出信號(hào)可以直接驅(qū)動(dòng)5V外圍器件的輸入，不需附加電平轉(zhuǎn)換電路；另外，由于D

9、SP引腳允許輸入信號(hào)電壓的范圍是03.6V，不可以承受5V的輸入信號(hào)電壓，因此，在DSP與外圍器件之間應(yīng)進(jìn)行電平轉(zhuǎn)換。 退出第13頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三 74LVC245的輸入端可承受5.5V信號(hào)，其輸出信號(hào)的電平為3.3V，與其功能類似的芯片還有74LVC4245、74LVC16245等。 輸 入功 能DIRLL數(shù)據(jù)從B口到A口傳送LH數(shù)據(jù)從A口到B口傳送HX隔離狀態(tài) 除了上述電平轉(zhuǎn)換方法外，還可采用雙電壓工作的CPLD可編程器件實(shí)現(xiàn)電平之間的轉(zhuǎn)換。 對(duì)于CMOS電平的外圍器件，必須采用專門的轉(zhuǎn)換芯片。退出第14頁，共24頁，2022年，5月20日，3點(diǎn)10

10、分，星期三 以上介紹的轉(zhuǎn)換器件不但起到了電平轉(zhuǎn)換作用，同時(shí)也起到了驅(qū)動(dòng)的作用。對(duì)于傳輸速率較低的數(shù)字信號(hào)，也可以考慮通過光電隔離的方法來實(shí)現(xiàn)。 退出第15頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.4 JTAG接口電路設(shè)計(jì) 同其他的單片機(jī)應(yīng)用系統(tǒng)一樣，一個(gè)完整的DSP應(yīng)用系統(tǒng)必須具有仿真器的標(biāo)準(zhǔn)接口，PC通過這個(gè)接口可以進(jìn)行程序的調(diào)試和下載。仿真器和JTAG的連線可以購買，用戶只需清楚JTAG接口的各個(gè)引腳的定義便可在應(yīng)用板上設(shè)計(jì)自己的JTAG接口。 需注意的是，JTAG接口引腳的定義順序不同于一般的集成芯片引腳的逆時(shí)針順序，而是從上到下、左右交替排列。 退出第16頁，共24頁

11、，2022年，5月20日，3點(diǎn)10分，星期三 JTAG接口與應(yīng)用板中DSP芯片連接的原理圖 如下： 1)要求安裝仿真器的計(jì)算機(jī)與DSP應(yīng)用系統(tǒng)可靠接地； 2)禁止帶電插拔JTAG接頭； 3)正確的操作順序是：先退出計(jì)算機(jī)系統(tǒng)的仿真窗口，然后再將DSP應(yīng)用板斷電，否則可能出現(xiàn)仿真器不能正常運(yùn)行的情況。 注意以下幾點(diǎn) 問題：退出第17頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.5 DAC接口電路串行D/A接口 由于DSP內(nèi)部包含有串行外設(shè)接口SPI模塊，且SPI的外部連線較少、速度較快，因此在應(yīng)用系統(tǒng)中的SPI沒有用作其他目的的情況下，可以配合具有SPI接口的外部器件進(jìn)行D/A轉(zhuǎn)換

12、。 目前，具有SPI接口的外部器件較多，如LED驅(qū)動(dòng)、A/D轉(zhuǎn)換、D/A轉(zhuǎn)換等芯片，其中，MAX5121就是適合于SPI通信的D/A轉(zhuǎn)換芯片，有關(guān)MAX5121與DSP芯片的連接及應(yīng)用可參考第四章的有關(guān)內(nèi)容。 退出第18頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三并行D/A接口 DSP對(duì)并行DAC芯片的訪問形式是只寫不讀。以下介紹DSP與AD7837的接口方法。 AD7837為12位雙通道(A和B)的DAC，其數(shù)據(jù)線只有8位，低8位和高4位數(shù)據(jù)線復(fù)用，對(duì)于每個(gè)DAC，完成一次轉(zhuǎn)換操作的過程是：先將待轉(zhuǎn)換的低8位數(shù)據(jù)送到AD7837，然后，再寫高4位，最后，通過I/O引腳輸出一個(gè)轉(zhuǎn)換

13、鎖存信號(hào)到AD7837的引腳，從而啟動(dòng)D/A轉(zhuǎn)換。地址信號(hào)A0和A1用來選擇AD7837中的A或B轉(zhuǎn)換器。 退出第19頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三5.6 SRAM接口電路 SRAM是DSP最常用的外圍存儲(chǔ)設(shè)備，它具有接口簡(jiǎn)單、讀寫速度快等優(yōu)點(diǎn)。常用的SRAM有IDT7128、CY7C1024、CY7C1021等。 退出第20頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三 CY7C1021是16位高性能CMOS靜態(tài)RAM，對(duì)其基本操作有兩種情況： 1)當(dāng)輸入信號(hào) 和 同時(shí)為低電平時(shí)，選通該芯片的寫功能。當(dāng)?shù)妥止?jié)使能位 變低時(shí)，選通低8位數(shù)據(jù)端口，即來自I/O

14、引腳I/O8-I/O1的數(shù)據(jù)被寫入到地址引腳A15-A0所指定的位置；當(dāng) 變低時(shí)，選通高8位數(shù)據(jù)端口，即來自I/O引腳I/O16-I/O9的數(shù)據(jù)被寫入到地址引腳A15-0所指定的位置。 2)當(dāng)輸入信號(hào) 和 為低電平、同時(shí)迫使 變高電平時(shí)，選通該芯片的讀功能。當(dāng)?shù)妥止?jié)使能位 變低時(shí)，存儲(chǔ)器中指定位置中的數(shù)據(jù)將出現(xiàn)在I/O引腳I/O8-I/O1上；如果高字節(jié)使能位 變低時(shí)，指定的高8位數(shù)據(jù)出現(xiàn)在I/O引腳I/O16-I/O9上。 退出第21頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三CY7C1021功能表 選擇，輸出禁止高阻高阻HHL選擇，輸出禁止高阻高阻HHL寫高8位數(shù)據(jù)輸入高阻LH寫低8位高阻數(shù)據(jù)輸入HL寫所有位數(shù)據(jù)輸入數(shù)據(jù)輸入LLLL讀高8位數(shù)據(jù)輸出高阻LH讀低8位高阻數(shù)據(jù)輸出HL讀所有位數(shù)據(jù)輸出數(shù)據(jù)輸出LLHLL掉電高阻高阻H模式I/O16-I/O9I/O8-I/O1退出第22頁，共24頁，2022年，5月20日，3點(diǎn)10分，星期三 圖示給出了CY7C1021與DSP的一種接口電路。從圖中可以看出，每次讀、寫操作的是整個(gè)16位數(shù)據(jù)，不分高低字節(jié)。通過譯碼電路將64KB的SRAM空間分為兩個(gè)地址空間(由地址的最高位A15的值決定)，即數(shù)據(jù)區(qū)和程序區(qū)，具體區(qū)間的劃分由用戶的譯碼方法決定，利用