微納米加工技術綜述報告

《微納米加工技術》課程3D封裝技術綜述報告福州大學研究生課程報告課程名稱： 微納米加工技術姓名： 許鑫川系： 微電子系專業(yè)： 微電子學與固體電子學學號： 131120037指導教師： 陳偉2014年6月4日

《微納米加工技術》綜述報告——3D封裝技術摘要近幾年來，先進的封裝技術已在IC制造行業(yè)開始出現，如多芯片模塊(MCM)就是將多個IC芯片按功能組合進行封裝，特別是三維(3D)封裝首先突破傳統(tǒng)的平面封裝的概念，組裝效率高達200％以上。它使單個封裝體內可以堆疊多個芯片，實現了存儲容量的倍增，業(yè)界稱之為疊層式3D封裝；其次，它將芯片直接互連，互連線長度顯著縮短，信號傳輸得更快且所受干擾更?。辉賱t，它將多個不同功能芯片堆疊在一起，使單個封裝體實現更多的功能，從而形成系統(tǒng)芯片封裝新思路：最后，采用3D封裝的芯片還有功耗低、速度快等優(yōu)點，這使電子信息產品的尺寸和重量減小數十倍。正是由于3D封裝擁有無可比擬的技術優(yōu)勢，加上多媒體及無線通信設備的使用需求，才使這一新型的封裝方式擁有廣闊的發(fā)展空間。概念3D封裝技術又稱立體封裝技術，是在X-Y平面的二維封裝的基礎上向空間發(fā)展的高密度封裝技術。終端類電子產品對更輕、更薄、更小的追求推動了微電子封裝朝著高密度的三維(3D)封裝方向發(fā)展，3D封裝提高了封裝密度、降低了封裝成本，減小各個芯片之間互連導線的長度從而提高器件的運行速度，通過芯片堆疊或封裝堆疊的方式實現器件功能的增加。3D封裝雖可有效的縮減封裝面積與進行系統(tǒng)整合，但其結構復雜散熱設計及可靠性控制都比2D芯片封裝更具挑戰(zhàn)性。3D封裝設計和應用中面臨的主要的問題有：(1)、高功率密度下器件的散熱設計問題；(2)、減薄芯片在加工、組裝、使用過程中承受機械應力下的可靠性問題；(3)、3D器件在組裝和應用過程中的熱-機械耦合作用引起的芯片開裂、焊點疲勞等可靠性問題。這些問題都跟3D封裝結構形式有關，因此研究3D封裝的結構設計與散熱設計具有非常迫切的理論意義和實際應用價值。三維封裝是將多個芯片垂直連接的一系列方法的統(tǒng)稱，到目前為止，三維封裝只在引線鍵合、倒裝芯片、模塊化封裝等特定應用中取得成功。然而，硅通孔封裝技術（TSV）作為備選方案得到了迅猛發(fā)展。硅通孔技術(TSV)是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現芯片之間互連的最新技術。以TSV為代表的3D集成技術優(yōu)勢有：降低延遲：IBM半導體研發(fā)中心副總裁LisaSu指出：TSV可把芯片上數據需要傳輸的距離縮短1000倍，并使每個器件的互連性增加100倍。英特爾計劃在未來的萬億赫茲研究型處理器中采用TSV技術。降低功耗：據報道，IBM在90nm節(jié)點的微處理器50%以上的有源開關功耗都用于驅動互連線，并且90%以上的功率實際上是由10%的長互連線消耗的。據稱，TSV可將硅鍺芯片的功耗降低大約40％。手機和其他一些應用需要更加創(chuàng)新的芯片級封裝（CSP）解決方案?，F在系統(tǒng)設計師為了手機和其他很多緊湊型消費品，不得不選擇用3D封裝來開發(fā)z方向上的潛力。因此，業(yè)內人士將TSV稱為繼引線鍵合(WireBonding)、TAB和倒裝芯片(FC)之后的第四代封裝技術。結構形式3D封裝結構可以通過兩種方法實現：封裝內的裸芯片堆疊(圖1)和封裝內的封裝堆疊(如圖2、圖3)。堆疊3D封裝結構封裝體堆疊的3D封裝一般是將大量同一類型的小規(guī)模存儲器封裝相重疊，構成大規(guī)模的存儲器。一般是利用原有標準封裝體的端子排布，將重疊在一起的小規(guī)模存儲器封裝體的相同端子釬焊在一起，實現封裝體之間的電氣連接。封裝堆疊包括翻轉一個已經檢測過的封裝，并堆疊到一個基底封裝上面，后續(xù)的互連采用線焊工藝，封裝堆疊在印制板裝配的時候需要另外的表面安裝堆疊工藝。疊層式3D封裝的結構最常見的裸芯片疊層3D封裝先將生長凸點的合格芯片倒扣并焊接在薄膜基板上，這種薄膜基板的材質為陶瓷或環(huán)氧玻璃，其上有導體布線，內部也有互連焊點，兩側還有外部互連焊點，然后再將多個薄膜基板進行疊裝互連。它的典型結構和原理圖如圖l所示。裸芯片疊層的工藝流程裸芯片疊層的工藝過程為：第一步，在芯片上生長凸點并進行倒扣焊接。如果采用金凸點，則由金絲成球的方式形成凸點，在250~400℃下，加壓力使芯片與基板互連；若用鉛錫凸點，則采用Pb（95）：Sn（5）(重量比)的凸點，這樣的凸點具有較高的熔點，而不致在下道工藝過程中熔化。具體方法，先在低于凸點熔點的溫度(180~250℃)下進行芯片和基板焊接，在這一溫度下它們靠金屬擴散來焊接；然后加熱到250~400℃，在這一溫度下焊料球熔化，焊接完畢。第一步的溫度是經過成品率試驗得到的，當低于150℃時斷路現象增加：而當高于300℃時，則相鄰焊點的短路現象增多。第二步，在芯片與基板之間0.05mm的縫隙內填入環(huán)氧樹脂膠，即進行下填料。第三步，將生長有凸點的基板疊裝在一起，該基板上的凸點是焊料凸點，其成分為Pb/Sn或Sn/Ag熔點定在200~MCM疊層的工藝流程MCM疊層的工藝流程與裸芯片疊層的工藝流程基本一致。除上述邊緣導體焊接采用互連方式外，疊層3D封裝還有多種互連方式，例如引線鍵合疊層芯片就是一種采用引線鍵合技術實現疊層互連的，該方法的適用范圍比較廣。此外，疊層互連工藝還有疊層載帶、折疊柔性電路等方式。疊層載帶是用載帶自動鍵合(TAB)實現IC互連，可進而分為印刷電路板(PCB)疊層TAB和引線框架TAB。折疊柔性電路方式是先將裸芯片安裝在柔性材料上，然后將其折疊，從而形成三維疊層的封裝形式。3D封裝具有2D封裝無可比擬的組裝密度，從而使單個封裝體實現更多的功能，并使組裝電路板PCB的面積可以進一步縮小，從而實現PCB的高密度設計，使得體積內的效率得到提高，且芯片間的導線長度顯著縮短，信號傳輸效率得到提高，減少了信號的時延與線路干擾，進一步提高了器件的電氣性能。此外，3D封裝體內部單位面積的互連點數大大增加，器件的集成度更高，外部互連點數減少，提高了IC芯片的工作穩(wěn)定性。裸芯片堆疊3D封裝可以保持封裝體面積的大小，在高度上進行延伸，由于芯片厚度在整個器件厚度中所占比例較小，因此通過裸芯片堆疊形式的3D封裝相對2D封裝在厚度上增加較小，其優(yōu)點顯而易見，封裝體積小。但其結構決定了該封裝方式的致命弱點，當堆疊中一層電路出現故障時，整個芯片都要報廢。對于封裝堆疊的3D封裝來說，封裝堆疊使得能夠堆疊來自不同供應商和混合集成電路技術的裸片,也允許在堆疊之前進行預燒和檢測。疊層3D封裝符合MCP的技術要求由圖1可見，與其他二維多芯片封裝(2D-MCP)不同，3D多芯片封裝(3D-MCP)為垂直方向上的堆疊。雖然MCM組裝也是多芯片封裝，但其基板面積與芯片面積的比例過大，封裝效率相對較低。盡管3D封裝并不是一種新概念，但它一直到近幾年來才得以廣泛應用，究其原因主要是3D封裝的成本較高。隨著多媒體技術的發(fā)展，無線通信設備在重量輕、體積小的同時要求功能完備。消費類電子新品如MP3和雙模式數碼相機(DSC)要求芯片體積小、耗電少、存儲速度快?？梢哉f，一方面便攜式電子信息產品的發(fā)展趨勢迫切需要在提高芯片運行速度的同時，于較小的體積內實現多種功能及更大的存儲容量，而原有的傳統(tǒng)封裝已經不能滿足這一要求；另一方面隨著芯片工作頻率的上升，過長的引線會導致芯片間的數據傳輸速度變慢，目前芯片的最高頻率已超過1GHz，而PCB上的信號傳輸速度通常不超500MHz，這對于高性能的數字信號處理器(DSP)來說，適合外圍設備的低頻率只能采用分頻的方法。而在系統(tǒng)封裝(SIP)中若采用3D封裝技術，則將微處理器與存儲器整合在一起，這就顯著縮短了連線長度，在芯片尺寸減小的情況下，顯著提升了芯片工作性能。疊層3D封裝方式的技術優(yōu)勢3D封裝擁有無可比擬的組裝密度，組裝效率高達200％以上，從而使單個封裝體可以實現更多的功能，并使外圍設備PCB的面積進一步縮小。體積內效率得到提高，且芯片間導線長度顯著縮短，信號傳輸速度得以提高，減少了信號時延與線路干擾，進一步提高了電氣性能。另外，3D封裝體內部單位面積的互連點數大大增加，集成度更高，外部連接點數也更少，從而提高了IC芯片的工作穩(wěn)定性。裸芯片堆3D封裝可以保持封裝體面積的大小，在高度上進行延伸，由于芯片厚度在整個器件厚度中所占比例較小，因此通過裸芯片堆疊形式的3D封裝相對2D封裝在厚度上增加較小，其優(yōu)點顯而易見，封裝體積小。但其結構決定了該封裝方式的致命弱點，當堆疊中一層電路出現故障時，整個芯片都要報廢。對于封裝堆疊的3D封裝來說，封裝堆疊使得能夠堆疊來自不同供應商和混合集成電路技術的裸片，也允許在堆疊之前進行預燒和檢測。3D封裝結構與熱設計的挑戰(zhàn)與發(fā)展3D封裝的結構與熱問題是影響其長期可靠性的主要因素。但3D封裝屬于新型封裝結構，相關標準尚未建立。業(yè)界公司在設計3D封裝器件時一般還是參照2D封裝的設計標準，只是在高度方向上進行堆疊。沒有考慮3D封裝結構復雜、應力分布、熱傳導路徑與2D封裝的不同而產生的相應改進，因此參照2D封裝進行設計很難達3D封裝結構、散熱方案的最優(yōu)。根據國內外研究現狀，目前尚沒有綜合應用結構優(yōu)化、傳熱學、數學、力學、材料學、半導體工藝、組裝丁藝、有限元仿真、可靠性理論、可靠性試驗等多學科知識對3D封裝進行系統(tǒng)性研究，以獲得3D封裝結構設計與散熱設計基本規(guī)律。3D封裝結構設計與散熱設計主要面臨的挑戰(zhàn)有。3D封裝現狀問題對于3D-TSV陣列堆疊，關鍵要素有通孔形成/填充、晶圓減薄、質量評價與檢測技術、凸點形成和芯片與芯片/襯底的鍵合等。這些問題的解決將依賴于大量新型設備與工藝的開發(fā)。圖4在設計方案提出之后，設備和材料就成為制造3D-TSVIC的關鍵因素1、減薄技術與設備減薄技術面臨的首要挑戰(zhàn)就是超薄化工藝所要求的<50μm的減薄能力。在這個厚度上，硅片很難容忍減薄工程中的磨削對硅片的損傷及內在應力，其剛性也難以使硅片保持原有的平整狀態(tài)。目前業(yè)界的主流解決方案是采用東京精密公司所率先倡導的一體機思路，將硅片的磨削、拋光、保護膜去除、劃片膜粘貼等工序集合在一臺設備內，硅片從磨片一直到粘貼劃片膜為止始終被吸在真空吸盤上，始終保持平整狀態(tài)，從而解決了搬送的難題。2、刻蝕技術與設備TSV制程都面臨一個共同的難題：通孔的刻蝕。目前通常有兩種方法：激光鉆孔以及深反應離子刻蝕(DRIE)。激光加工系統(tǒng)供應商Xsil公司為TSV帶來了最新解決方案，Xsil稱激光鉆孔工藝將首先應用到低密度閃存及CMOS傳感器中，隨著工藝及生產能力的提高，將會應用到DRAM中。在TSV刻蝕設備領域，LamResearch推出了第一臺300mmTSV刻蝕設備2300Syndion，并已發(fā)貨至客戶。而Aviza針對TSV先進封裝也推出了Omegai2L刻蝕系統(tǒng)，日月光(ASE)已宣布將采用此系統(tǒng)研發(fā)先進制程技術。3、晶圓鍵合技術與設備EVG公司(奧地利)自2002年起,便致力于針對3D集成開發(fā)300mm晶圓鍵合設備,其首款300mm多反應腔3D鍵合系統(tǒng)已在2008年完成。CEA-Leti(法國)及SET(法國)成功開發(fā)出新一代高精度(0.5μm)高鍵合力(4000N)的300mm晶圓器件鍵合設備FC300。4、質量評價與檢測技術相關設備可以預見，TSV的特殊性還會給3D-IC制造的檢測和量測帶來前所未有的困難，控制TSV通孔工藝需要幾何尺寸的量測，以及對刻蝕間距和工藝帶來的各種缺陷進行檢測。通常TSV的直徑在1μm到50μm，深度在10μm到150μm，深寬比在3到5甚至更高，一顆芯片上的通孔大約在幾百甚至上千。減薄和鍵合工藝對檢測和量測的需求更多。厚度和厚度均勻度需要測量，工藝中必須監(jiān)控研磨漿殘留、微粒污染、銅微粒、應力引起的開裂、邊緣碎片等。對于鍵合，無論是芯片至晶圓、還是晶圓之間，在精準的對位的同時，還需要控制表面粗糙程度、表面潔凈度和平坦度。另外，一些新的工藝步驟也需要考慮監(jiān)控，比如尺寸在幾十個微米的凸點陣列等。目前3D封裝技術的發(fā)展面臨的最大難題是制造過程中的實時工藝過程的實時檢測問題，因為這一問題如果解決不了，那么就會出現高損耗，只有控制了每一道生產工藝，就能有效地保證產品的質量,從而達到有效地降低廢品率。蘇州德天光學技術有限公司開發(fā)的微焊點自動光學顯微檢測儀（MMI）的出現剛好解決了這一技術難題，它可滿足所有3D封裝的每一個檢測點的實時工藝過程控制的要求，微焊點自動光學顯微檢測儀（MMI）的出現將大大促進3D封裝的發(fā)展?？偨Y本文介紹了3D封裝的一些概念，描述了3D封裝的結構形式，裸芯片疊層的工藝流程，MCM疊層的工藝流程和目前3D封裝存在的一些問題。隨著IC制造技術日新月異，而封裝技術則伴隨著IC設計和制造技術的發(fā)展經歷了漫長之路。疊層3D封裝的出現，解決了長期以來封裝效率不高，芯片間互連線較長而影響芯片性能以及使芯片功能單一的問題，它使LSI芯片體積小、重量輕、功耗低、功能趨于完善。因此，疊層3D封裝更適合于便攜式電子信息產品和高頻率、高性能的電子設備，其中采用3D封裝的存儲器幾乎在體積不變的情況下將容量翻倍且頻率更高。參考文獻[1]B.Kim,J.RychwalskiandD.Schmauch,“CuttingEdgeElectrodepositionTechnologiesfor3DChipIntegration”,IMAPSInternationalConferenceandExhibitiononDevicePackaging,March20-23,2006[2]C.Ababei,andK.Bazargan,"ExploringPotentialBenefitsof3DFPGAIntegration",Field-ProgrammableLogicanditsApplications(FPL),2004[3]王文利,梁永生.三維立體封裝(3D)結構與熱設計面臨的挑戰(zhàn)[J].深圳信息職業(yè)技術學院學報.2007年12月第5卷