微機(jī)原理第四章課件

第4章第4章第4章微處理器外部特性教學(xué)重點(diǎn)

最小組態(tài)下的基本引腳和總線形成最小組態(tài)下的總線時(shí)序第4章微處理器外部特性教學(xué)重點(diǎn)4.18088的引腳信號(hào)和總線形成外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面：⑴引腳的功能⑵信號(hào)的流向⑶有效電平⑷三態(tài)能力指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫表示信號(hào)從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)4.18088的引腳信號(hào)和總線形成外部特性表現(xiàn)在其引腳信兩種組態(tài)模式兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)1）最小組態(tài)模式MN/MX*接高電平為最小組態(tài)模式系統(tǒng)中只有一個(gè)微處理器，構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)總線控制信號(hào)直接由CPU產(chǎn)生的，總線控制邏輯電路被減到最少適用于由單微處理器組成的小系統(tǒng)2）最大組態(tài)模式將引腳MN/MX*接低電平(接地)構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可接入數(shù)值協(xié)處理器8087系統(tǒng)中至少包含兩個(gè)微處理器：一個(gè)為主處理器，即8086/8088CPU，其他微處理器為協(xié)處理器，協(xié)助主處理器工作CPU和總線控制器8288共同形成系統(tǒng)總線信號(hào)兩種組態(tài)模式兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)8086最小系統(tǒng)配置8086最小系統(tǒng)配置8086最小系統(tǒng)配置最小組態(tài)下8086=CPU+存儲(chǔ)器+I/O端口電路+時(shí)鐘發(fā)生器+地址鎖存器+數(shù)據(jù)收發(fā)器1)時(shí)鐘發(fā)生器8284A8284A用于8086系統(tǒng)的時(shí)鐘發(fā)生器/驅(qū)動(dòng)芯片為8086以及其他外設(shè)芯片提供時(shí)鐘信號(hào)8086最小系統(tǒng)配置最小組態(tài)下8086最小系統(tǒng)配置2)數(shù)據(jù)總線收發(fā)器8286/8287當(dāng)數(shù)據(jù)總線上的外設(shè)端口部件較多時(shí)，須接入總線收發(fā)器以增加總線的驅(qū)動(dòng)能力8286/8287，三態(tài)，輸出的8位，具有很強(qiáng)的總線驅(qū)動(dòng)能力3)地址鎖存器8282由于CPU的地址/數(shù)據(jù)和地址/狀態(tài)總線分時(shí)復(fù)用，必須加入地址鎖存器總線周期的T1狀態(tài)(即在數(shù)據(jù)送上總線之前)先將地址鎖存起來(lái)，以使在整個(gè)讀/寫總線周期內(nèi)保持地址穩(wěn)定8282是8位三態(tài)數(shù)據(jù)鎖存8086最小系統(tǒng)配置2)數(shù)據(jù)總線收發(fā)器8286/82878086最大系統(tǒng)配置8086最大系統(tǒng)配置8086最大系統(tǒng)配置與最小方式系統(tǒng)配置相比，增加了一個(gè)總線控制器8288總線控制器8288用來(lái)產(chǎn)生具有適當(dāng)定時(shí)的總線命令信號(hào)和總線控制信號(hào)也就是在最大方式下，CPU不直接產(chǎn)生系統(tǒng)所需的總線控制信號(hào)，所有總線控制信號(hào)均由總線控制器8288產(chǎn)生8086最大系統(tǒng)配置與最小方式系統(tǒng)配置相比，增加了一個(gè)總線控兩種模式的比較1）不同之處最小模式下系統(tǒng)控制信號(hào)由CPU直接提供最大模式下因系統(tǒng)復(fù)雜，芯片數(shù)量較多，為提高驅(qū)動(dòng)能力和改善總線控制能力，系統(tǒng)控制信號(hào)由總線控制器8288提供最小模式下CPU僅提供一組總線請(qǐng)求/響應(yīng)信號(hào)(HOLD、HLDA)，單向最大模式下CPU提供兩組總線請(qǐng)求/響應(yīng)信號(hào)(RQ0/GT0、RQ1/GT1)，分時(shí)雙向兩種模式的比較1）不同之處兩種模式的比較2）相同之處低位地址線與數(shù)據(jù)線分時(shí)復(fù)用。為保證地址信號(hào)維持足夠的時(shí)間，需使用ALE信號(hào)將低位地址線鎖存（通過鎖存器8282），以形成真正的系統(tǒng)地址總線8086的數(shù)據(jù)線通過數(shù)據(jù)收發(fā)器8286后形成系統(tǒng)數(shù)據(jù)總線，可以增大驅(qū)動(dòng)能力，數(shù)據(jù)收發(fā)器由DEN和DT/R兩個(gè)信號(hào)控制兩種模式的比較2）相同之處4.1.18088的兩種組態(tài)模式兩種組態(tài)利用MN/MX*引腳區(qū)別MN/MX*接高電平為最小組態(tài)模式MN/MX*接低電平為最大組態(tài)模式兩種組態(tài)下的內(nèi)部操作并沒有區(qū)別IBMPC/XT采用最大組態(tài)本書以最小組態(tài)展開基本原理通常在信號(hào)名稱加上劃線（如：MX）或星號(hào)（如：MX*）表示低電平有效4.1.18088的兩種組態(tài)模式兩種組態(tài)利用MN/MX*8086的引腳功能8086微處理器采用40條引腳的雙列直插式封裝為減少引腳，采用分時(shí)復(fù)用的地址/數(shù)據(jù)總線，因而部分引腳具有兩種功能在兩種工作方式下，部分引腳的功能是不同的8086的引腳功能8086微處理器采用40條引腳的雙列直插8088的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET80888088的引腳圖140GNDVCC8088微機(jī)原理第四章課件兩種工作方式公用引腳引腳構(gòu)成了微處理器級(jí)總線，引腳功能也就是微處理器級(jí)總線的功能在40條引腳中:引腳1和引腳20：接地端(GND)引腳40：電源輸入端(VCC)：采用的電源電壓為+5V±10%引腳19：時(shí)鐘信號(hào)輸入端(CLK)，時(shí)鐘信號(hào)占空比為33%時(shí)是最佳狀態(tài)其余36個(gè)引腳：按功能可分為地址/數(shù)據(jù)總線(20條)+控制總線(16條)兩種工作方式公用引腳引腳構(gòu)成了微處理器級(jí)總線，引腳功能也就是兩種工作方式公用引腳1)地址/數(shù)據(jù)總線20條地址總線，16條數(shù)據(jù)總線為減少引腳，采用分時(shí)復(fù)用方式，共占20條引腳AD15～AD0(AddressDataBus，I/O，三態(tài))為分時(shí)復(fù)用的地址數(shù)據(jù)總線A19/S6～A15/S3(AddressStatusBus，輸出，三態(tài))為分時(shí)復(fù)用的地址/狀態(tài)信號(hào)線2)控制總線16條引腳，24～31引腳在兩種工作方式下功能不同NMI輸入(Non-MaskableInterrupt)，非可屏蔽中斷請(qǐng)求信號(hào)輸入引腳，上升沿有效兩種工作方式公用引腳1)地址/數(shù)據(jù)總線兩種工作方式公用引腳INTR輸入(InterruptRequest)中斷請(qǐng)求信號(hào)輸入引腳，高電平有效RD輸出(Read，三態(tài))。讀控制輸出信號(hào)引腳，低電平有效RESET輸入(Reset)。系統(tǒng)復(fù)位信號(hào)輸入引腳，高電平有效READY輸入(Ready)。“準(zhǔn)備好”狀態(tài)信號(hào)輸入引腳，高電平有效TEST輸入(Test)。測(cè)試信號(hào)輸入引腳，低電平有效Minimum/MaximumModelControl(MN/MX*輸入)，最小/最大工作方式設(shè)置信號(hào)輸入引腳BHE/S7輸出(BusHighEnable/Status，三態(tài))，一個(gè)分時(shí)復(fù)用引腳兩種工作方式公用引腳INTR輸入(InterruptRe4.1.2最小組態(tài)的引腳信號(hào)數(shù)據(jù)和地址引腳讀寫控制引腳中斷請(qǐng)求和響應(yīng)引腳總線請(qǐng)求和響應(yīng)引腳其它引腳 4.1.2最小組態(tài)的引腳信號(hào)數(shù)據(jù)和地址引腳1.數(shù)據(jù)和地址引腳AD7～AD0（Address/Data）地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài)在訪問存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7～A0其他時(shí)間用于傳送8位數(shù)據(jù)D7～D0A15～A8（Address）

中間8位地址引腳，輸出、三態(tài)這些引腳在訪問存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間8位地址A15～A81.數(shù)據(jù)和地址引腳AD7～AD0（Address/Data2.數(shù)據(jù)和狀態(tài)引腳A19/S6～A16/S3（Address/Status）地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài)這些引腳在訪問存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高4位地址A19～A16在訪問外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無(wú)效其他時(shí)間輸出狀態(tài)信號(hào)S6～S32.數(shù)據(jù)和狀態(tài)引腳A19/S6～A16/S3（Addres2.數(shù)據(jù)和狀態(tài)引腳A19/S6-A16/S3：輸出訪問存儲(chǔ)器的20位地址的高4位地址A19-A16A19/S6-A16/S3：輸出CPU的工作狀態(tài)A19/S6-A16/S3:：分時(shí)工作T1狀態(tài)：輸出地址的高4位信息T2、T3、T4狀態(tài)：輸出狀態(tài)信息S6：指示8086/8088當(dāng)前是否與總線相連，S6=0，表示8086/8088當(dāng)前與總線相連S5：表明中斷允許標(biāo)志當(dāng)前的設(shè)置。S5=0，表示CPU中斷是關(guān)閉的，禁止一切可屏蔽中斷源的中斷請(qǐng)求；S5=1，表示CPU中斷是開放的，允許一切可屏蔽中斷源的中斷申請(qǐng)2.數(shù)據(jù)和狀態(tài)引腳A19/S6-A16/S3：輸出訪問存儲(chǔ)S4、S3：指出當(dāng)前使用段寄存器的情況S4、S3組合所對(duì)應(yīng)的段寄存器情況

S4S3

段寄存器

00當(dāng)前正在使用ES01當(dāng)前正在使用SS10當(dāng)前正在使用CS11當(dāng)前正在使用DS2.數(shù)據(jù)和狀態(tài)引腳S4、S3：指出當(dāng)前使用段寄存器的情況S4、S33.讀寫控制引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高電平有效。有效時(shí)表示復(fù)用引腳AD7～AD0和A19/S6～A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來(lái)3.讀寫控制引腳ALE（AddressLatchEna3.讀寫控制引腳IO/M*（InputandOutput/Memory）

I/O或存儲(chǔ)器訪問，輸出、三態(tài)輸出高電平時(shí)，表示CPU將訪問I/O端口，這時(shí)地址總線A15～A0提供16位I/O口地址該引腳輸出低電平時(shí)，表示CPU將訪問存儲(chǔ)器，這時(shí)地址總線A19～A0提供20位存儲(chǔ)器地址

3.讀寫控制引腳IO/M*（InputandOutpu3.讀寫控制引腳WR*（Write）

寫控制，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或I/O端口RD*（Read）讀控制，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù)

3.讀寫控制引腳WR*（Write）3.讀寫控制引腳IO/M*、WR*和RD*是最基本的控制信號(hào)組合后，控制4種基本的總線周期總線周期IO/M*WR*RD*存儲(chǔ)器讀低高低存儲(chǔ)器寫低低高I/O讀高高低I/O寫高低高3.讀寫控制引腳IO/M*、WR*和RD*是最基本的控制信3.讀寫控制引腳RD#WR#M/IO#對(duì)應(yīng)的操作010I/O寫操作011存儲(chǔ)器寫操作100I/O讀操作101存儲(chǔ)器讀操作3.讀寫控制引腳RD#WR#M/IO#對(duì)應(yīng)的操作010I/3.讀寫控制引腳READY

存儲(chǔ)器或I/O口就緒，輸入、高電平有效在總線操作周期中，8088CPU會(huì)在第3個(gè)時(shí)鐘周期的前沿測(cè)試該引腳如果測(cè)到高有效，CPU直接進(jìn)入第4個(gè)時(shí)鐘周期如果測(cè)到無(wú)效，CPU將插入等待周期TwCPU在等待周期中仍然要監(jiān)測(cè)READY信號(hào)，有效則進(jìn)入第4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期Tw。

3.讀寫控制引腳READY3.讀寫控制引腳DEN*（DataEnable）

數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來(lái)控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng)DT/R*（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送）低電平時(shí)數(shù)據(jù)輸入CPU（接收）

3.讀寫控制引腳DEN*（DataEnable）3.讀寫控制引腳SS0*（SystemStatus0）

最小組態(tài)模式下的狀態(tài)輸出信號(hào)與IO/M*和DT/R*一道，通過編碼指示CPU在最小組態(tài)下的8種工作狀態(tài)：1.取指 5.中斷響應(yīng)2.存儲(chǔ)器讀 6.I/O讀3.存儲(chǔ)器寫 7.I/O寫4.過渡狀態(tài) 8.暫停3.讀寫控制引腳SS0*（SystemStatus0）4.中斷請(qǐng)求和響應(yīng)引腳INTR（InterruptRequest）

可屏蔽中斷請(qǐng)求，輸入、高電平有效有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷該請(qǐng)求的優(yōu)先級(jí)別較低，并可通過關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志，從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽4.中斷請(qǐng)求和響應(yīng)引腳INTR（InterruptReq4.中斷請(qǐng)求和響應(yīng)引腳INTA*（InterruptAcknowledge）

可屏蔽中斷響應(yīng)，輸出、低電平有效有效時(shí)，表示來(lái)自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號(hào)，以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線

4.中斷請(qǐng)求和響應(yīng)引腳INTA*（InterruptAc4.中斷請(qǐng)求和響應(yīng)引腳NMI（Non-MaskableInterrupt）

不可屏蔽中斷請(qǐng)求，輸入、上升沿有效有效時(shí)，表示外界向CPU申請(qǐng)不可屏蔽中斷該請(qǐng)求的優(yōu)先級(jí)別高于INTR，并且不能在CPU內(nèi)被屏蔽當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過他向CPU申請(qǐng)不可屏蔽中斷服務(wù)主機(jī)與外設(shè)進(jìn)行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障4.中斷請(qǐng)求和響應(yīng)引腳NMI（Non-MaskableI5.總線請(qǐng)求和響應(yīng)引腳HOLD總線保持（即總線請(qǐng)求），輸入、高電平有效有效時(shí)，表示總線請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線該信號(hào)從有效回到無(wú)效時(shí)，表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束，通知CPU收回對(duì)總線的控制權(quán)

DMA控制器等主控設(shè)備通過HOLD申請(qǐng)占用系統(tǒng)總線（通常由CPU控制）5.總線請(qǐng)求和響應(yīng)引腳HOLDDMA控制器等主控設(shè)備通過H5.總線請(qǐng)求和響應(yīng)引腳HLDA（HOLDAcknowledge）總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效有效時(shí)，表示CPU已響應(yīng)總線請(qǐng)求并已將總線釋放此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線待到總線請(qǐng)求信號(hào)HOLD無(wú)效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效，CPU重新獲得總線控制權(quán)5.總線請(qǐng)求和響應(yīng)引腳HLDA（HOLDAcknowle5.總線請(qǐng)求和響應(yīng)引腳HOLD和HLDA是一對(duì)聯(lián)絡(luò)信號(hào)，時(shí)序關(guān)系如圖下:5.總線請(qǐng)求和響應(yīng)引腳HOLD和HLDA是一對(duì)聯(lián)絡(luò)信號(hào)，時(shí)6.其它引腳RESET復(fù)位請(qǐng)求，輸入、高電平有效該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時(shí)，CPU將重新開始工作8088復(fù)位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H6.其它引腳RESET6.其它引腳CLK（Clock）

時(shí)鐘輸入系統(tǒng)通過該引腳給CPU提供內(nèi)部定時(shí)信號(hào)8088的標(biāo)準(zhǔn)工作時(shí)鐘為5MHzIBMPC/XT機(jī)的8088采用了4.77MHz的時(shí)鐘，其周期約為210ns6.其它引腳CLK（Clock）6.其它引腳Vcc電源輸入，向CPU提供＋5V電源GND接地，向CPU提供參考地電平MN/MX*（Minimum/Maximum）組態(tài)選擇，輸入接高電平時(shí)，8088引腳工作在最小組態(tài)；反之，8088工作在最大組態(tài)6.其它引腳Vcc6.其它引腳TEST*測(cè)試，輸入低電平有效與WAIT指令配合使用當(dāng)CPU執(zhí)行WAIT指令時(shí)，他將在每個(gè)時(shí)鐘周期對(duì)該引腳進(jìn)行測(cè)試：如果無(wú)效，則程序踏步并繼續(xù)測(cè)試；如果有效，則程序恢復(fù)運(yùn)行也就是說，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止在使用協(xié)處理器8087時(shí)，通過引腳和WAIT指令，可使8088與8087的操作保持同步6.其它引腳TEST*最大方式下引腳定義數(shù)據(jù)、地址引腳信號(hào)與最小組態(tài)下相同，不同的是控制信號(hào)：QS1、QS0(InstructionQueueStatus，輸出)。指令隊(duì)列狀態(tài)信號(hào)輸出引腳。此二信號(hào)的組合給出了前一個(gè)狀態(tài)中指令隊(duì)列的狀態(tài)，以便于外部跟蹤C(jī)PU內(nèi)部指令隊(duì)列的動(dòng)作S2*、S1*、S0*(輸出，三態(tài))。總線周期狀態(tài)信號(hào)輸出引腳，低電平的信號(hào)輸出端LOCK*(Lock，輸出，三態(tài))?？偩€封鎖輸出信號(hào)引腳，低電平有效，有效時(shí)系統(tǒng)其他總線部件不能占用系統(tǒng)總線RQ*/GT1*、RQ*/GT0*(Request/Grant，輸入/輸出)。總線請(qǐng)求信號(hào)輸入/總線允許信號(hào)輸出引腳最大方式下引腳定義數(shù)據(jù)、地址引腳信號(hào)與最小組態(tài)下相同，不同的最大方式下引腳定義

在最大方式系統(tǒng)中，8288產(chǎn)生存儲(chǔ)器和I/O端口讀寫命令信號(hào)和8282/8286的控制信號(hào)1)用于對(duì)地址鎖存器和數(shù)據(jù)收發(fā)器的控制信號(hào)在ALE、DT/R*，信號(hào)的功能和定時(shí)波形與最小方式下CPU直接產(chǎn)生的相應(yīng)信號(hào)相同DEN信號(hào)的功能同最小方式下CPU直接產(chǎn)生的DEN信號(hào)相同，不同之處是極性相反，所以經(jīng)過反向后作為數(shù)據(jù)收發(fā)器的OE控制信號(hào)最大方式下引腳定義在最大方式系統(tǒng)中，8288產(chǎn)生存儲(chǔ)最大方式下引腳定義2)用于系統(tǒng)控制總線的命令信號(hào)INTA*：向中斷控制器或中斷設(shè)備輸出的中斷響應(yīng)信號(hào)IORC*：I/O讀命令，指示I/O端口把被訪問的I/O端口中的數(shù)據(jù)放到系統(tǒng)數(shù)據(jù)總線上IOWC*：I/O寫命令，指示I/O端口接受系統(tǒng)數(shù)據(jù)總線上的數(shù)據(jù)，并將其寫入被訪問的I/O端口內(nèi)MRDC*：存儲(chǔ)器讀命令，指示存儲(chǔ)器把被訪問的存儲(chǔ)單元中的數(shù)據(jù)放到系統(tǒng)數(shù)據(jù)總線上MWTC*：存儲(chǔ)器寫命令，指示存儲(chǔ)器接受系統(tǒng)數(shù)據(jù)總線上的數(shù)據(jù)，并將其寫入被訪問的存儲(chǔ)單元中最大方式下引腳定義2)用于系統(tǒng)控制總線的命令信號(hào)最大方式下引腳定義在8086最大方式系統(tǒng)中，系統(tǒng)總線中的地址總線和數(shù)據(jù)總線與最小方式系統(tǒng)相同?？刂瓶偩€有BHE*、IORC*、IOWC*、MRDC*、MWTC*、LOCK*、RQ*1/GT*、RQ*/GT0*、INTA*、INTR、NMI、TEST*、READY和RESET最大方式下引腳定義在8086最大方式系統(tǒng)中，系統(tǒng)總線中的地“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號(hào)可以分成三類信號(hào)：8位數(shù)據(jù)線：D0～D720位地址線：A0～A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有問題！“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號(hào)“引腳”提問提問之一：CPU引腳是如何與外部連接的呢？

解答：總線形成（第4.1.3節(jié)）提問之二：CPU引腳是如何相互配合，實(shí)現(xiàn)總線操作、控制系統(tǒng)工作的呢？解答：總線時(shí)序（第4.2節(jié)）“引腳”提問提問之一：提問之二：4.1.3最小組態(tài)的總線形成當(dāng)8086的MN/MX*接到+5V時(shí)，8086工作在最小工作模式最小工作模式一般用于組成基于8086CPU的最小系統(tǒng)在這種系統(tǒng)中，所有的總線控制信號(hào)都直接由8086產(chǎn)生，系統(tǒng)中的總線控制電路被減到最少4.1.3最小組態(tài)的總線形成當(dāng)8086的MN/MX*接到4.1.3最小組態(tài)的總線形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系統(tǒng)總線信號(hào)A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址總線——采用3個(gè)三態(tài)透明鎖存器8282進(jìn)行鎖存和驅(qū)動(dòng)（2）8位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進(jìn)行驅(qū)動(dòng)（3）系統(tǒng)控制信號(hào)——由8088引腳直接提供4.1.3最小組態(tài)的總線形成AD7～AD0A15～A8A4.1.3最小組態(tài)的總線形成圖中可以看出：系統(tǒng)的控制信號(hào)全部由CPU發(fā)出與CPU連接的芯片為：

1)時(shí)鐘控制器82842)地址鎖存器82823)數(shù)據(jù)驅(qū)動(dòng)器8286

4.1.3最小組態(tài)的總線形成圖中可以看出：4.1.3最小組態(tài)的總線形成8086在最小模式下的典型配置：1、MN/MX：接+5V2、8284：一片，作為時(shí)鐘發(fā)生器3、8282或74LS373：三片，作地址鎖存器4、8286/8287：二片，作總線驅(qū)動(dòng)器4.1.3最小組態(tài)的總線形成8086在最小模式下的典型配4.1.3最小組態(tài)的總線形成系統(tǒng)中：1片時(shí)鐘發(fā)生器8284A

作用：(1)產(chǎn)生滿足CLK要求的占空比1/3的時(shí)鐘信號(hào)(2)對(duì)復(fù)位信號(hào)RESET和準(zhǔn)備好信號(hào)READY進(jìn)行同步

1片單向數(shù)據(jù)驅(qū)動(dòng)器74LS244或3片地址鎖存器8282

作用：8282對(duì)8086的地址信號(hào)進(jìn)行鎖存

原因：

(1)由于部分地址由分時(shí)復(fù)用引腳提供，在這些引腳上地址信息只在總線操作的第一個(gè)時(shí)鐘周期出現(xiàn)，因此必須及時(shí)加以鎖存(2)同時(shí)對(duì)它進(jìn)行驅(qū)動(dòng)，以增強(qiáng)它們的負(fù)載能力

4.1.3最小組態(tài)的總線形成系統(tǒng)中：4.1.3最小組態(tài)的總線形成2片數(shù)據(jù)總線收發(fā)器8286

作用：數(shù)據(jù)收發(fā)器8286作為雙向數(shù)據(jù)驅(qū)動(dòng)采用3個(gè)8282進(jìn)行鎖存和驅(qū)動(dòng)Intel8282是三態(tài)透明鎖存器，有8位輸入、8位輸出和2個(gè)控制端(選通控制端STB和輸出允許控制端OE*)

4.1.3最小組態(tài)的總線形成2片數(shù)據(jù)總線收發(fā)器8286（1）20位地址總線的形成STB對(duì)數(shù)據(jù)鎖存進(jìn)行控制OE*對(duì)數(shù)據(jù)輸出進(jìn)行控制三態(tài)輸出：輸出控制信號(hào)有效時(shí)，允許數(shù)據(jù)輸出；無(wú)效時(shí)，不允許數(shù)據(jù)輸出，呈高阻狀態(tài)透明：鎖存器的輸出能夠隨輸入變化

（1）20位地址總線的形成STB對(duì)數(shù)據(jù)鎖存進(jìn)行控制（1）20位地址總線的形成(1)地址鎖存器

如：8282，74LS573等8位鎖存器均可作地址鎖存器(見下圖)8282有8位信號(hào)輸入管腳DI7～DI08位三態(tài)信號(hào)輸出管腳DO7～DO0OE*為輸出允許信號(hào)，低電平有效，因接地而常有效，表示該鎖存器始終允許地址輸出STB是鎖存信號(hào)，下降沿有效。與8088的ALE連接，當(dāng)ALE有效時(shí)，從CPU輸出的地址將直通8282的輸出端；當(dāng)ALE無(wú)效時(shí)，地址將被鎖存并始終保持在系統(tǒng)的地址總線上（1）20位地址總線的形成(1)地址鎖存器（1）20位地址總線的形成（1）20位地址總線的形成（1）20位地址總線的形成(2)系統(tǒng)地址總線的形成系統(tǒng)需要獨(dú)立的地址總線，并在整個(gè)總線周期維持地址有效需外加地址鎖存器來(lái)存儲(chǔ)地址，20位地址要三片鎖存器鎖存器由ALE信號(hào)來(lái)控制，即ALE作為鎖存器的輸入控制信號(hào)，控制地址的寫入BHE*信號(hào)也要存入外接的地址鎖存器注意：ALE是高電平有效，必須和鎖存器的控制信號(hào)的電平相一致。

（1）20位地址總線的形成(2)系統(tǒng)地址總線的形成（1）20位地址總線的形成(3)地址總線的形成（1）20位地址總線的形成(3)地址總線的形成（1）20位地址總線的形成將8086的20位地址和BHE*信號(hào)分為3組，與3片8282的DI7～DI0連接，CPU的地址鎖存ALE與8282的STB端相連在ALE的下降沿時(shí)，對(duì)地址信號(hào)進(jìn)行鎖存也可以采用74LS373替代8282

地址鎖存器8282相當(dāng)于8個(gè)D觸發(fā)器從真值表可以看出：1）當(dāng)OE*為高，DO7～DO0為高阻狀態(tài)2）當(dāng)OE*為低且STB為高時(shí)，8282的輸出等于輸入，8282的輸出信號(hào)DO7～DO0與輸入信號(hào)DI7～DI0相等3）當(dāng)STB由高變低，信號(hào)被鎖存4）OE*為高電平時(shí)，8282的輸出為高阻態(tài)，OE*為低，DO7～DO0有效（1）20位地址總線的形成將8086的20位地址和BHE*（1）20位地址總線的形成地址A與數(shù)據(jù)D的復(fù)用（片）總線信號(hào)作為鎖存器的輸入，由ALE控制輸入，輸出為直通方式，鎖存器輸出為地址信號(hào)ALE信號(hào)僅在新地址輸出期間有效，使新地址輸入鎖存器，從而從復(fù)用總線上分離出地址信號(hào)由于鎖存器輸出為直通方式，使地址信號(hào)期延長(zhǎng)到整個(gè)總線周期（1）20位地址總線的形成地址A與數(shù)據(jù)D的復(fù)用（片）總線信（1）20位地址總線的形成（1）20位地址總線的形成（2）數(shù)據(jù)總線的形成（4）總線收發(fā)器8286數(shù)據(jù)線負(fù)載大于CPU數(shù)據(jù)線輸出能力時(shí)需在數(shù)據(jù)線上連接數(shù)據(jù)驅(qū)動(dòng)器在Intel系列芯片中，數(shù)據(jù)收發(fā)器為8位的82868286有兩組對(duì)稱的數(shù)據(jù)引線A7~A0和B7~B0，為雙向輸入/輸出線，三態(tài)1）雙向驅(qū)動(dòng)器：可朝兩個(gè)方向驅(qū)動(dòng)8位數(shù)據(jù)，發(fā)送時(shí)從A到B，接收時(shí)從B到A2）控制端：二個(gè)1）OE*：輸出允許控制端，用來(lái)控制數(shù)據(jù)的輸出，有效時(shí)允許數(shù)據(jù)出（從A到B或從B到A）2）T：方向控制端，用來(lái)控制數(shù)據(jù)驅(qū)動(dòng)的方向，有效時(shí)從A側(cè)向B側(cè)驅(qū)動(dòng)（2）數(shù)據(jù)總線的形成（4）總線收發(fā)器8286（2）數(shù)據(jù)總線的形成OE*是輸出允許信號(hào)，輸入，低電平有效當(dāng)OE*為高電平時(shí)，A7~A0和B7~B0輸出高阻T端控制數(shù)據(jù)傳送方向1）T=1，表示數(shù)據(jù)從A流向B2）T=0，表示數(shù)據(jù)從B流向A連接：只需將8086的數(shù)據(jù)線連接8286的A組端口，8086的DEB*連接8286的OE*，8086的DT/R*連接8286的數(shù)據(jù)傳送方向控制端T

也可采用通用器件(雙向數(shù)據(jù)驅(qū)動(dòng)器74LS245)替代8286（2）數(shù)據(jù)總線的形成OE*是輸出允許信號(hào)，輸入，低電平有效（2）數(shù)據(jù)總線的形成（2）數(shù)據(jù)總線的形成（2）數(shù)據(jù)總線的形成（2）數(shù)據(jù)總線的形成（2）16位數(shù)線總線的形成（5）數(shù)據(jù)總線形成CPU的DT/R*=1時(shí)，是數(shù)據(jù)發(fā)送（寫）狀態(tài)；DT/R*=0時(shí)，是數(shù)據(jù)接收（讀）狀態(tài)，所以可將DT/R*直接和8286的T相連

8286的輸出OE*端必須由CPU的DEN*控制在CPU的存儲(chǔ)器或I/O訪問周期以及中斷響應(yīng)周期期間，DEN*輸出低電平，即輸出有效信號(hào)，使8286允許數(shù)據(jù)通過，完成數(shù)據(jù)的傳輸8286不能將OE*直接接地（如8282的OE*直接接地）（2）16位數(shù)線總線的形成（5）數(shù)據(jù)總線形成（2）16位數(shù)線總線的形成（2）16位數(shù)線總線的形成（2）16位數(shù)線總線的形成（2）16位數(shù)線總線的形成（3）系統(tǒng)控制信號(hào)的形成（6）系統(tǒng)控制信號(hào)的形成在最小方式下，由M/IO*、RD*、WR*的組合決定操作類型；系統(tǒng)的其它信號(hào)直接來(lái)自CPU（3）系統(tǒng)控制信號(hào)的形成（6）系統(tǒng)控制信號(hào)的形成（3）系統(tǒng)控制信號(hào)的形成由8088引腳直接提供因?yàn)榛镜目刂菩盘?hào)8088引腳中都含有例如：IO/M*、WR*、RD*等其它信號(hào)的情況看詳圖（3）系統(tǒng)控制信號(hào)的形成由8088引腳直接提供74LS244雙4位單向緩沖器分成4位的兩組每組的控制端連接在一起控制端低電平有效輸出與輸入同相每一位都是一個(gè)三態(tài)門，每4個(gè)三態(tài)門的控制端連接在一起74LS244雙4位單向緩沖器每一位都是一個(gè)三態(tài)門，雙向三態(tài)緩沖器具有雙向?qū)ê腿龖B(tài)的特性ABTOE*OE*＝0，導(dǎo)通

T＝1A→BT＝0A←BOE*＝1，不導(dǎo)通雙向三態(tài)緩沖器具有雙向?qū)ê腿龖B(tài)的特性ABTOE*OE*＝0Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個(gè)三態(tài)鎖存器，8個(gè)三態(tài)鎖存器的控制端連在一起Intel8282具有三態(tài)輸出的每一位都是一個(gè)三態(tài)鎖存器，Intel82868位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相OE*＝0，導(dǎo)通

T＝1A→BT＝0A←BOE*＝1，不導(dǎo)通每一位都是一個(gè)雙向三態(tài)門，8位具有共同的控制端Intel82868位雙向緩沖器OE*＝0，導(dǎo)通每一位都是74LS2458位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相E*＝0，導(dǎo)通

DIR＝1A→BDIR＝0A←BE*＝1，不導(dǎo)通74LS245與Intel8286功能一樣74LS2458位雙向緩沖器E*＝0，導(dǎo)通74LS245與I74LS273具有異步清零的TTL上升沿鎖存器每一位都是一個(gè)D觸發(fā)器，8個(gè)D觸發(fā)器的控制端連接在一起74LS273具有異步清零的每一位都是一個(gè)D觸發(fā)器，Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個(gè)三態(tài)鎖存器，8個(gè)三態(tài)鎖存器的控制端連在一起Intel8282具有三態(tài)輸出的每一位都是一個(gè)三態(tài)鎖存器，74LS373具有三態(tài)輸出的TTL電平鎖存器LE電平鎖存引腳OE*輸出允許引腳74LS373與Intel8282功能一樣74LS373具有三態(tài)輸出的74LS373與Intel82補(bǔ)充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機(jī)接口電路中最常使用的兩類邏輯電路三態(tài)門：功率放大、導(dǎo)通開關(guān)器件共用總線時(shí)，一般使用三態(tài)電路：需要使用總線的時(shí)候打開三態(tài)門；不使用的時(shí)候關(guān)閉三態(tài)門，使之處于高阻D觸發(fā)器：信號(hào)保持，也可用作導(dǎo)通開關(guān)三態(tài)鎖存補(bǔ)充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機(jī)接輸出設(shè)備利用鎖存器接受CPU輸出的數(shù)據(jù)1.使某輸出設(shè)備鎖存器的控制端處于觸發(fā)狀態(tài)，數(shù)據(jù)通過該鎖存器2.當(dāng)觸發(fā)信號(hào)消失，數(shù)據(jù)鎖存在鎖存器中，外設(shè)側(cè)數(shù)據(jù)不隨總線側(cè)數(shù)據(jù)的變化而變化，使慢速的外設(shè)有足夠的時(shí)間處理數(shù)據(jù)

CPU

總線輸出設(shè)備1CP1鎖存器1輸出設(shè)備2CP2鎖存器2輸出設(shè)備3CP3鎖存器3輸出設(shè)備利用鎖存器接受CPU輸出的數(shù)據(jù)1.使某輸出設(shè)備鎖存多個(gè)輸入設(shè)備連在總線上時(shí)只有進(jìn)行數(shù)據(jù)傳送設(shè)備的數(shù)據(jù)線處于工作狀態(tài)，而未傳送數(shù)據(jù)的設(shè)備的數(shù)據(jù)線應(yīng)處于高阻態(tài)?？偩€

CPU輸入設(shè)備1EN1EN2輸入設(shè)備2輸入設(shè)備3EN3...多個(gè)輸入設(shè)備連在總線上時(shí)只有進(jìn)行數(shù)據(jù)傳送設(shè)備的數(shù)據(jù)線處于工作D觸發(fā)器DQCQ電平鎖存DQCQ上升沿鎖存電平鎖存：高電平通過，低電平鎖存上升沿鎖存：通常用負(fù)脈沖觸發(fā)鎖存負(fù)脈沖的上升沿DQCQSR帶有異步置位清零的電平控制的鎖存器D觸發(fā)器DQ電平鎖存DQ上升沿鎖存電平鎖存：三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQCB鎖存環(huán)節(jié)緩沖環(huán)節(jié)三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQB鎖存環(huán)節(jié)緩沖4.1.4最大組態(tài)的引腳定義8288引腳圖8288內(nèi)部功能框圖

8288共有2組輸入信號(hào)和2組輸出信號(hào)4.1.4最大組態(tài)的引腳定義8288引腳圖8288內(nèi)部功4.1.4最大組態(tài)的引腳定義在最大組態(tài)下，8088的數(shù)據(jù)/地址等引腳與最小組態(tài)相同有些控制信號(hào)不相同，主要是用于輸出操作編碼信號(hào)，由總線控制器8288譯碼產(chǎn)生系統(tǒng)控制信號(hào)：S2*、S1*、S0*——3個(gè)狀態(tài)信號(hào)LOCK*——總線封鎖信號(hào)QS1、QS0——指令隊(duì)列狀態(tài)信號(hào)RQ*/GT0*、RQ*/GT1*——2個(gè)總線請(qǐng)求/同意信號(hào)4.1.4最大組態(tài)的引腳定義在最大組態(tài)下，8088的數(shù)據(jù)4.1.4最大組態(tài)的引腳定義特點(diǎn)：可組成多處理機(jī)系統(tǒng)控制信號(hào)以編碼方式輸出，需要專用的譯碼器——總線控制器——譯碼產(chǎn)生系統(tǒng)的控制信號(hào)多機(jī)系統(tǒng)中為協(xié)調(diào)各處理器對(duì)各共享資源使用而不發(fā)生沖突，需要（使用權(quán)）仲裁電路4.1.4最大組態(tài)的引腳定義特點(diǎn)：4.1.4最大組態(tài)的引腳定義S0、S1、S2(26、27、28，三態(tài))：總線周期狀態(tài)信號(hào)輸出引腳，低電平的信號(hào)輸出端信號(hào)組合起來(lái)，指明當(dāng)前總線周期中數(shù)據(jù)傳輸過程的類型總線控制器8288利用這些信號(hào)產(chǎn)生對(duì)存儲(chǔ)單元、I/O端口的控制信號(hào)S0S1S2性能100中斷相應(yīng)101讀I/O端口110寫I/O端口111暫停000取指令001讀存儲(chǔ)器010寫存儲(chǔ)器011無(wú)作用4.1.4最大組態(tài)的引腳定義S0、S1、S2(26、274.1.4最大組態(tài)的引腳定義LOCK*(Lock，29，三態(tài))：總線封鎖輸出信號(hào)引腳，低電平有效1)一般與指令前綴LOCK配合使用2)CPU執(zhí)行一條帶LOCK前綴的指令時(shí)，該引腳輸出有效電平，用來(lái)封鎖其他總線請(qǐng)求設(shè)備，即此時(shí)不允許向CPU提出總線請(qǐng)求，直到CPU執(zhí)行完該指令3)在中斷響應(yīng)周期中，用來(lái)臨時(shí)封鎖其他設(shè)備對(duì)總線的請(qǐng)求，以確保CPU能從數(shù)據(jù)總線上正確讀取中斷向量號(hào)，防止其它總線部件在中斷響應(yīng)過程中占有總線而打斷一個(gè)完整的中斷響應(yīng)過程4.1.4最大組態(tài)的引腳定義LOCK*(Lock，294.1.4最大組態(tài)的引腳定義RQ/GT0、RQ/GT1(Request/Grant，31、30)1)總線請(qǐng)求信號(hào)輸入/總線允許信號(hào)輸出引腳2)供CPU以外的兩個(gè)處理器，用來(lái)發(fā)出使用總線的請(qǐng)求信號(hào)和接收CPU對(duì)總線請(qǐng)求信號(hào)的應(yīng)答3)雙向的，請(qǐng)求與應(yīng)答信號(hào)在同一引腳上分時(shí)傳輸，方向相反，其中31腳比的30腳優(yōu)先級(jí)高4.1.4最大組態(tài)的引腳定義RQ/GT0、RQ/GT14.1.4最大組態(tài)的引腳定義QS1、QS0(InstructionQueueStatus，24、25)：1)指令隊(duì)列狀態(tài)信號(hào)輸出引腳2)信號(hào)的組合給出了前一個(gè)T狀態(tài)中指令隊(duì)列的狀態(tài)，以便于外部8088/8086CPU內(nèi)部指令隊(duì)列的動(dòng)作跟蹤QS1QS0性能00無(wú)操作01從指令隊(duì)列的第一個(gè)字節(jié)取走代碼10隊(duì)列為空11除第一個(gè)字節(jié)外，還取走了后續(xù)字節(jié)中的代碼4.1.4最大組態(tài)的引腳定義QS1、QS0(Instru總結(jié)具有分時(shí)復(fù)用總線功能的引腳AD0~AD15、A16/S3~A19/S6、BHE/S7具有三態(tài)性的引腳

AD0~AD15、A16S3~A19S6、BHE/S7、RD、WR、M/IO、DT/R、DEN、INTA等最大模式下和最小模式下含義不同的引腳24腿~31腿8086和8088不同的引腳2~8腿，39腿，28腿，34腿總結(jié)具有分時(shí)復(fù)用總線功能的引腳8086和8088CPU的異同8088/8086CPU芯片都是雙列直插式集成電路芯片都有40個(gè)引腳，其中32個(gè)引腳在兩種工作模式下的名稱和功能是相同的還有8個(gè)引腳在不同的工作模式下，具有不同的名稱和功能8088/8086的數(shù)據(jù)線與地址線、狀態(tài)線是分時(shí)復(fù)用的除了個(gè)別引腳外，8088/8086的控制信號(hào)引腳的定義是一致的有差別的是：8088的第18腳為IO*/M，8086為IO/M*，主要是為了使前者能與8位微處理器8080/8085相兼容的緣故8086和8088CPU的異同8088/8086CPU芯片都8086和8088CPU的異同8088的第34引腳為SS0*，8086為BHE*/S7。因?yàn)?086有16根數(shù)據(jù)線，可用高、低8位總線分別進(jìn)行一個(gè)字節(jié)的傳送，也可同時(shí)傳送兩個(gè)字節(jié)，BEH*正是為此而設(shè)置的，而8088的數(shù)據(jù)線只有8根，無(wú)此要求，無(wú)需此引腳CPU與內(nèi)存、I/O端口之間在時(shí)間上的匹配主要靠“READY”信號(hào)RD*信號(hào)與IO/M*或IO*/M配合使用，指明從內(nèi)存或I/O端口讀信息高4位地址線與狀態(tài)線分時(shí)復(fù)用，在T1狀態(tài)，輸出地址信息，在其余狀態(tài)或狀態(tài)信息Reset引腳是復(fù)位信號(hào)輸入端，系統(tǒng)啟動(dòng)或系統(tǒng)運(yùn)行過程中，CPU接收到Reset信號(hào)后使系統(tǒng)復(fù)位8086和8088CPU的異同8088的第34引腳為SS0*4.1.5最大組態(tài)的總線形成4.1.5最大組態(tài)的總線形成4.1.5最大組態(tài)的總線形成圖中8282和8286可分別用74LS373和74LS245代替在PC/XT系統(tǒng)總線上所采用的DMA傳送方法是一種解決方案總原則：在進(jìn)行DMA傳送時(shí)，一定要保證總線形成電路的所有輸出信號(hào)端都呈現(xiàn)高阻狀態(tài)，即放棄對(duì)系統(tǒng)總線的控制4.1.5最大組態(tài)的總線形成圖中8282和8286可分別4.1.5最大組態(tài)的總線形成8086在最大模式下的典型配置：1、MN/MX接地2、8284：一片，作系統(tǒng)時(shí)鐘3、8282(三片)或74LS373(二片)：作鎖存器4、8286/8287：二片，作數(shù)據(jù)收發(fā)器5、8288：一片，作總線控制器6、8259：一片4.1.5最大組態(tài)的總線形成8086在最大模式下的典型配4.1.5最大組態(tài)的總線形成系統(tǒng)總線信號(hào)MEMR*MEMW*IOR*IOW*INTA*DMA應(yīng)答電路AENBRDAEN’*AEN*CENA19～A12A11～A8A7～A0D7～D0AD7～AD0A11～A8A19/S6～A16/S3A15～A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*～S0*S2*～S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*⑴

系統(tǒng)地址總線采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器74LS244⑵系統(tǒng)數(shù)據(jù)總線通過三態(tài)雙向緩沖器74LS245形成和驅(qū)動(dòng)⑶系統(tǒng)控制總線主要由總線控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*4.1.5最大組態(tài)的總線形成系統(tǒng)總線信號(hào)MEMR*DMA8086在最小模式下的典型配置8284AREADYRESETALEBHE/A19~A16AD15~AD0地址鎖存儲(chǔ)器8282（三片）BHEDENDT/RM/IOWRRDHOLDHLDAINTRINTACLK收發(fā)器8286（兩片）數(shù)據(jù)總線（16根）控制總線READYRESET8086MN/MX+5VA0~A19D0~D15CPU產(chǎn)生地址總線(20根)8086在最小模式下的典型配置8284AREADYRESET8086在最大模式下的典型配置80868282鎖存儲(chǔ)器（三片）8286收發(fā)器（2片）8288總線控制器READYRESET8284ARESETREADY/BHEA16~A19AD0~AD15/S0/S1/S2CLKMN/MX0DENDT/RA0~A19D0~D15ALESTB/BHEOE

T/MRDC/MWTC/IORC/IOWC/INTAALE。DEN。DT/R控制總線S0S1S28086在最大模式下的典型配置8086828282868284.1.5最大組態(tài)的總線形成系統(tǒng)地址總線形成：同最小方式系統(tǒng)數(shù)據(jù)總線形成：同最小方式系統(tǒng)控制信號(hào)形成：少數(shù)由8088的引腳直接提供，多數(shù)信號(hào)由總線控制器8288提供，分“命令”和“控制”兩組總線控制器8288：由狀態(tài)譯碼電路、控制邏輯、命令信號(hào)發(fā)生器以及控制信號(hào)發(fā)生器組成①命令：IOW*、IOR*、MEMW*、MEMR*、INTA*，用于讀寫操作和中斷響應(yīng)②控制：ALE、ETR*和DEN*，與最小組態(tài)下的同名引腳相同注：8288的地址允許AEN*和命令允許CEN連接AENBRD的AEN*，此二信號(hào)同時(shí)有效(表示由DMA提供的地址有效)或無(wú)效4.1.5最大組態(tài)的總線形成系統(tǒng)地址總線形成：同最小方式4.28088的總線時(shí)序總線操作(重點(diǎn))系統(tǒng)復(fù)位與啟動(dòng)操作中斷操作最小模式下總線請(qǐng)求與保持操作提問：CPU引腳是如何相互配合，實(shí)現(xiàn)總線操作、控制系統(tǒng)工作的呢？解答：總線時(shí)序4.28088的總線時(shí)序總線操作(重點(diǎn))提問：4.28088的總線時(shí)序背景：為實(shí)現(xiàn)某個(gè)操作，芯片上的引腳信號(hào)在時(shí)鐘信號(hào)的統(tǒng)一控制下，按一定的時(shí)間順序發(fā)出有效信號(hào)，這個(gè)時(shí)間順序就是時(shí)序描述某一操作過程中，芯片/總線上有關(guān)引腳信號(hào)隨時(shí)間發(fā)生變化的關(guān)系圖，即時(shí)序圖時(shí)間有關(guān)引腳信號(hào)T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT總線上存儲(chǔ)器讀周期時(shí)序4.28088的總線時(shí)序背景：為實(shí)現(xiàn)某個(gè)操作，芯片上的引4.28088的總線時(shí)序定義：時(shí)序（Timing）是指信號(hào)高低電平(有效或無(wú)效)變化及相互間的時(shí)間順序關(guān)系?；蛘哒f，時(shí)序是計(jì)算機(jī)操作運(yùn)行的時(shí)間順序目的：進(jìn)一步了解在微機(jī)系統(tǒng)的工作過程中，CPU各引腳上信號(hào)之間的相對(duì)時(shí)間關(guān)系1）深入了解指令的執(zhí)行過程2）程序設(shè)計(jì)時(shí)選擇合適的指令或指令序列，以盡量縮短程序代碼的長(zhǎng)度及運(yùn)行時(shí)間3）有助于學(xué)習(xí)各功能部件與系統(tǒng)總線的連接及硬件的調(diào)試，因?yàn)镃PU與存儲(chǔ)器、I/O端口協(xié)調(diào)工作時(shí)，存在時(shí)序上的配合問題4）更好地處理微機(jī)用于過程控制及解決實(shí)時(shí)控制的問題什么是指令、總線和時(shí)鐘周期？4.28088的總線時(shí)序定義：時(shí)序（Timing）是指信4.28088的總線時(shí)序總線操作：是指CPU通過總線對(duì)外的各種操作，是發(fā)生在總線上的某些特定的操作8088的總線操作主要有：存儲(chǔ)器讀、I/O讀操作存儲(chǔ)器寫、I/O寫操作中斷響應(yīng)操作總線請(qǐng)求及響應(yīng)操作CPU正在進(jìn)行內(nèi)部操作、并不進(jìn)行實(shí)際對(duì)外操作的空閑狀態(tài)Ti描述總線操作的微處理器時(shí)序有三級(jí)：指令周期→總線周期→時(shí)鐘周期4.28088的總線時(shí)序總線操作：是指CPU通過總線對(duì)外4.28088的總線時(shí)序指令周期：是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個(gè)指令周期?；蛘咭粭l指令從其代碼被從內(nèi)存單元中取出到其所規(guī)定的操作執(zhí)行完畢所用的時(shí)間總線周期(機(jī)器周期)：是指CPU通過總線操作與外部（存儲(chǔ)器或I/O端口）進(jìn)行一次數(shù)據(jù)交換所需要的時(shí)間也就是：BIU完成一次對(duì)存儲(chǔ)器或I/O端口的讀/寫操作所需要的時(shí)間8086CPU的一個(gè)基本總線周期由4個(gè)時(shí)鐘周期(T1，T2，T3，T4)組成時(shí)鐘周期：時(shí)鐘狀態(tài)(T1、T2、T3和T4狀態(tài))，是一個(gè)時(shí)鐘脈沖的重復(fù)周期，是CPU處理動(dòng)作的基本時(shí)間單位。它由主頻確定，如8086的主頻為5MHz，則一個(gè)時(shí)鐘周期為200ns，CPU處理動(dòng)作的最小單位，每個(gè)時(shí)鐘周期內(nèi)完成基本操作演示4.28088的總線時(shí)序指令周期：是指一條指令經(jīng)取指、譯4.28088的總線時(shí)序在T1狀態(tài)，CPU向數(shù)據(jù)/地址多路復(fù)用總線發(fā)出訪問存儲(chǔ)器或I/O端口的地址信息在T2狀態(tài)，CPU從總線上撤銷地址，若為讀周期，使數(shù)據(jù)/地址多路復(fù)用總線的低16位處于高阻抗?fàn)顟B(tài)，以便CPU有足夠時(shí)間從輸出地址方式轉(zhuǎn)為輸入數(shù)據(jù)方式T3～T4期間，CPU從總線上接收數(shù)據(jù)1）在T3狀態(tài)，數(shù)據(jù)在CPU和存儲(chǔ)器或I/O端口間傳送2）在T4狀態(tài)，8086完成數(shù)據(jù)傳送，使控制信號(hào)變?yōu)闊o(wú)效，結(jié)束總線周期4.28088的總線時(shí)序在T1狀態(tài)，CPU向數(shù)據(jù)/地址多4.28088的總線時(shí)序一個(gè)指令周期由若干個(gè)總線周期組成。而一個(gè)總線周期由若干時(shí)鐘周期T組成時(shí)鐘周期也就是系統(tǒng)主時(shí)鐘頻率的倒數(shù)，是CPU的基本時(shí)間計(jì)量單位

例：某CPU的主頻為5MHz，則其一個(gè)時(shí)鐘周期就是200ns總線時(shí)序：描述CPU引腳如何實(shí)現(xiàn)總線操作，即指在總線操作中相關(guān)信號(hào)的時(shí)序，由總線主控設(shè)備控制和產(chǎn)生CPU時(shí)序決定系統(tǒng)各部件間的同步和定時(shí)4.28088的總線時(shí)序一個(gè)指令周期由若干個(gè)總線周期組成4.28088的總線時(shí)序總線操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵CPU總線周期采用同步時(shí)序：各部件都以系統(tǒng)時(shí)鐘信號(hào)為基準(zhǔn)當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲(chǔ)器）CPU與外設(shè)接口常采用異步時(shí)序，它們通過應(yīng)答聯(lián)絡(luò)信號(hào)實(shí)現(xiàn)同步操作4.28088的總線時(shí)序總線操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵4.28088的總線時(shí)序原因：有時(shí)在一個(gè)基本總線周期的4個(gè)T內(nèi)并不能完成一次讀/寫操作，還需要增加數(shù)量不定的附加狀態(tài)

例如:當(dāng)存儲(chǔ)器或I/O端口在數(shù)據(jù)傳輸過程中不能及時(shí)配合CPU的操作在完成一個(gè)總線周期后，如果不立即執(zhí)行下一個(gè)總線操作(如字指令隊(duì)列是滿的，EU又無(wú)完成操作請(qǐng)求)，BIU便進(jìn)入空閑狀態(tài)(用Ti表示)，一個(gè)空閑狀態(tài)占一個(gè)時(shí)鐘周期的時(shí)間空閑周期：是指在二個(gè)總線周期之間的時(shí)間間隔(總線處在空閑狀態(tài))。若為3個(gè)時(shí)鐘周期，則空閑周期為3個(gè)Ti等待周期：是在一個(gè)總線周期的T3和T4之間，CPU根據(jù)Ready信號(hào)來(lái)確定是否插入TW，插入幾個(gè)TW4.28088的總線時(shí)序原因：4.28088的總線時(shí)序時(shí)鐘周期(T)作為基本時(shí)間單位，一個(gè)等待周期TW=T；一個(gè)空閑周期

Ti=T；一個(gè)總線周期通常由四個(gè)T組成，分別稱為T1、T2

、T3

、T4

；一個(gè)指令周期由一到幾個(gè)總線周期組成。8086指令周期最短為2個(gè)時(shí)鐘周期，最長(zhǎng)為200個(gè)時(shí)鐘周期T1T2TwT4TiTiT1總線周期空閑周期T34.28088的總線時(shí)序時(shí)鐘周期(T)作為基本時(shí)間單位，4.28088的總線時(shí)序8088的基本總線周期需要4個(gè)時(shí)鐘周期4個(gè)時(shí)鐘周期編號(hào)為T1、T2、T3和T4總線周期中的時(shí)鐘周期也被稱作“T狀態(tài)”時(shí)鐘周期的時(shí)間長(zhǎng)度就是時(shí)鐘頻率的倒數(shù)當(dāng)需要延長(zhǎng)總線周期時(shí)需要插入等待狀態(tài)Tw訪問存儲(chǔ)器的標(biāo)準(zhǔn)總線周期為4T，訪問I/O的標(biāo)準(zhǔn)總線周期為5T何時(shí)有總線周期？4.28088的總線時(shí)序8088的基本總線周期需要4個(gè)時(shí)4.28088的總線時(shí)序典型的8086/8088總線周期序列T1狀態(tài)：發(fā)地址信息T2狀態(tài)：總線的高4位輸出狀態(tài)信息T3狀態(tài)：高4位狀態(tài)信息，低16位數(shù)據(jù)信息T3之后：可能插入TW在T4狀態(tài)，結(jié)束4.28088的總線時(shí)序典型的8086/8088總線周期4.28088的總線時(shí)序任何指令的取指階段都需要存儲(chǔ)器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲(chǔ)單元為源操作數(shù)的指令都將引起存儲(chǔ)器讀總線周期任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時(shí)生成中斷響應(yīng)總線周期如何實(shí)現(xiàn)同步？4.28088的總線時(shí)序任何指令的取指階段都需要存儲(chǔ)器讀4.2.1最小組態(tài)的總線時(shí)序本節(jié)展開微處理器最基本的4種總線周期存儲(chǔ)器讀總線周期存儲(chǔ)器寫總線周期I/O讀總線周期I/O寫總線周期4.2.1最小組態(tài)的總線時(shí)序本節(jié)展開微處理器最基本的4種4.2.1最小組態(tài)的總線時(shí)序背景：8086微處理器的操作由指令譯碼器輸出的電位和外部輸入的時(shí)鐘信號(hào)聯(lián)合作用，并在由此產(chǎn)生的各個(gè)命令控制下進(jìn)行可分為內(nèi)操作與外操作兩種:1)內(nèi)操作①控制算術(shù)邏輯運(yùn)算單元ALU進(jìn)行算術(shù)邏輯運(yùn)算②控制寄存器組進(jìn)行寄存器選擇及判斷是送往數(shù)據(jù)線還是地址線③讀操作還是寫操作等以上操作都在CPU內(nèi)部進(jìn)行，用戶可以不必關(guān)心2)外部操作：系統(tǒng)對(duì)CPU的控制或CPU對(duì)系統(tǒng)的控制①存儲(chǔ)器讀/寫②I/O端口的讀/寫③中斷響應(yīng)④總線保持(最小方式)⑤總線請(qǐng)求/允許(最大方式)⑥復(fù)位和啟動(dòng)4.2.1最小組態(tài)的總線時(shí)序背景：④總線保持(最小方式例假設(shè)(DS)=3000H,(BX)=500CH,(3500CH)=9AH

執(zhí)行MOVAL,[BX]指令MOVAL,[BX]包含一個(gè)從存儲(chǔ)器讀操作DSESSSCSIP數(shù)據(jù)暫存器PSW標(biāo)志寄存器執(zhí)行部件控制電路指令譯碼器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器組指令隊(duì)列總線接口控制電路運(yùn)算器地址加法器、、、指令1指令2指令3指令4、、、數(shù)據(jù)1數(shù)據(jù)29Ah、、、地址總線AB數(shù)據(jù)總線DB控制總線CB地址譯碼器例假設(shè)(DS)=3000H,(BX)=50存儲(chǔ)器讀周期時(shí)序執(zhí)行MOVAL,[BX]1.M/IO變高，

CPU將對(duì)內(nèi)存進(jìn)行操作2.A19~A0上出現(xiàn)地址信號(hào)

00110101000000001100A19A15A11A7A3A03.ALE上出現(xiàn)正脈沖信號(hào)4.DT/R變低，數(shù)據(jù)收發(fā)器處于接受狀態(tài)T1狀態(tài)T1T2T3T4A19~A16/S6~S3M/IO

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16

D15~D0存儲(chǔ)器讀周期時(shí)序執(zhí)行MOVAL,[BX](DS)=3000H,(BX)=500CH,(3500CH)=9AH

執(zhí)行MOVAL,[BX]5.A19~A16上出現(xiàn)狀態(tài)信號(hào)

0IF11S6S5S4S3使用DS

S6=0（8086與總線連）6.AD15~AD0變高阻態(tài)7.RD*變低發(fā)給內(nèi)存,CPU將進(jìn)行讀操作8.DEN*變低允許數(shù)據(jù)收發(fā)器進(jìn)行數(shù)據(jù)傳送T2狀態(tài)T1T2T3T4A19~A16/S6~S3

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16D15~D0M/IO(DS)=3000H,(BX)=500CH,(3(DS)=3000H,(BX)=500CH,(3500CH)=9AH

執(zhí)行MOVAL,[BX]T3狀態(tài)9.

AD15~AD0上出現(xiàn)數(shù)據(jù)信號(hào)

10011010AD7AD0

數(shù)據(jù)由3500CH內(nèi)存單元送出T1T2T3T4A19~A16/S6~S3M/IO

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16

D15~D0(DS)=3000H,(BX)=500CH,(3(DS)=3000H,(BX)=500CH,(3500CH)=9AH

執(zhí)行MOVAL,[BX]10.RD變高，

CPU從數(shù)據(jù)線上讀數(shù)據(jù),

將數(shù)據(jù)9AH讀到AL中11.DEN變高，數(shù)據(jù)收發(fā)器與總線斷開，

AD15~AD0變高阻態(tài)T4狀態(tài)T1T2T3T4A19~A16/S6~S3M/IO

AD15~AD0ALERDDT/RDENCLKS6~S3A15~A0

A19~A16D15~D0(DS)=3000H,(BX)=500CH,(3存儲(chǔ)器寫周期時(shí)序例：MOV[1000H],AL;M/IO=1T1狀態(tài)：A19—A0上是地址信息，出現(xiàn)ALE信號(hào)后，將地址鎖存到地址鎖存器（8282）T2狀態(tài)：地址信息消失，A19-A16從地址信息變?yōu)闋顟B(tài)信息S6-S3T3狀態(tài)：AD0~AD15上出現(xiàn)數(shù)據(jù)

WR信號(hào)有效（WR=0）TW狀態(tài)：若存儲(chǔ)器式外設(shè)的工作速度較慢，不能滿足基本時(shí)序要求，使用一個(gè)產(chǎn)生READY的電路，以使在T3狀態(tài)之后，插入一個(gè)等待周期TWT4狀態(tài)，CPU認(rèn)為數(shù)據(jù)已寫入存儲(chǔ)器，結(jié)束一個(gè)總線周期存儲(chǔ)器寫周期時(shí)序例：MOV[1000H],AL最小模式下總線寫周期時(shí)序CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16WRDENDT/RBHE/S7BHES7最小模式下總線寫周期時(shí)序CLKT1T2T3T4A19~A16最小模式下的時(shí)序操作小結(jié)一個(gè)基本總線周期由T1~T4組成T1狀態(tài)：ALE、M*/IO、DT/R*有效，分時(shí)復(fù)用線上傳送地址信息在寫總線周期中，CPU從T2開始把數(shù)據(jù)送到總線上并維持至T4在讀總線周期中，CPU從T3到T4期間讀入總線上的數(shù)據(jù)T3狀態(tài)：在T3的前沿檢測(cè)READY，若有效，則讀操作出現(xiàn)輸入數(shù)據(jù)；若READY無(wú)效，持續(xù)其他各控制信號(hào)，加入若干個(gè)等待態(tài)Tw，并在每個(gè)Tw前沿繼續(xù)檢測(cè)READY，直至READY有效為止在T4狀態(tài)開始，CPU對(duì)DBUS采樣，讀入DATA，并使地址線、狀態(tài)線清空，一些控制信號(hào)撤銷，為啟動(dòng)下一總線周期做準(zhǔn)備最小模式下的時(shí)序操作小結(jié)一個(gè)基本總線周期由T1~T4組成在T插入等待狀態(tài)Tw同步時(shí)序通過插入等待狀態(tài)，來(lái)使速度差別較大的兩部分保持同步在讀寫總線周期中，判斷是否插入Tw1.在T3的前沿檢測(cè)READY引腳是否有效2.如果READY無(wú)效，在T3和T4之間插入一個(gè)等效于T3的Tw，轉(zhuǎn)13.如果READY有效，執(zhí)行完該T狀態(tài)，進(jìn)入T4狀態(tài)插入等待狀態(tài)Tw同步時(shí)序通過插入等待狀態(tài)，來(lái)使速度差別較大的I/O讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)S6～S3READY（高電平）IO/M*RD*0000T1狀態(tài)——輸出16位I/O地址A15～A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送I/O讀總線周期T4T3T2T1ALECLKA19/S6～AI/O寫總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸出數(shù)據(jù)0000S6～S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出16位I/O地址A15～A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送I/O寫總線周期T4T3T2T1ALECLKA19/S6～A寫周期與讀周期的不同(1)在T1狀態(tài)，DT/R*為高電平，表示本周期是寫操作，用DT/R*控制總線收發(fā)器8286/8287發(fā)送CPU輸出的數(shù)據(jù)到數(shù)據(jù)總線，以便寫入存儲(chǔ)器(2)送到存儲(chǔ)器的控制信號(hào)是寫信號(hào)WR*而不是讀信號(hào)RD*，但出現(xiàn)時(shí)序—樣，從T2開始，低電平持續(xù)到T4的前半周(3)在寫周期下，由CPU從地址/數(shù)據(jù)線上輸出的地址和輸出的數(shù)據(jù)是同方向的，因此，在T2狀態(tài)，地址一旦輸出被鎖存后CPU立即向地址/數(shù)據(jù)線AD15～AD0上輸出數(shù)據(jù)，而不再需要像讀周期時(shí)那樣，維持一個(gè)時(shí)鐘周期的浮空狀態(tài)作緩沖，數(shù)據(jù)信號(hào)要保持到T4狀態(tài)的中間寫周期與讀周期的不同(1)在T1狀態(tài)，DT/R*為高電平，課堂提問在8086／8088CPU工作在最小模式時(shí)，（l）當(dāng)CPU訪問存儲(chǔ)器時(shí)，要利用哪些信號(hào)？（2）當(dāng)CPU訪問外設(shè)接口時(shí)，要