SOC原理及應(yīng)用教學(xué)大綱

SOC原理及應(yīng)用教學(xué)大綱SOCPrincipleandApplication適用專業(yè)：計(jì)算機(jī)科學(xué)與技術(shù) 課程編號(hào)：0809513041前修課程：數(shù)字邏輯 學(xué)分：3總學(xué)時(shí)：48一、課程的性質(zhì)、目的與要求課程性質(zhì)：專業(yè)限選課教學(xué)目的：通過本課程學(xué)習(xí)，了解現(xiàn)代SOC技術(shù)的特點(diǎn)和發(fā)展趨勢，熟練掌握VerilogHDL的主要語法和編程技巧，并能用硬件描述語言實(shí)現(xiàn)簡單的數(shù)字系統(tǒng)設(shè)計(jì)，掌握基于ZYNQ的SOC系統(tǒng)設(shè)計(jì)方法，掌握軟件編程方法與程序設(shè)計(jì)方法，實(shí)現(xiàn)嵌入式系統(tǒng)的開發(fā)，培養(yǎng)學(xué)生創(chuàng)新意識(shí)和綜合實(shí)踐能力。教學(xué)要求：掌握VerilogHDL的基本編程技術(shù)以及相關(guān)數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)；掌握以Xilinx的Vivado軟件平臺(tái)和基于ZYNQ的SOC開發(fā)平臺(tái)，掌握軟件編程方法與程序設(shè)計(jì)方法，實(shí)現(xiàn)嵌入式系統(tǒng)的開發(fā)。二、教學(xué)內(nèi)容 理論總學(xué)時(shí)：32學(xué)時(shí)第一章SOC的基本知識(shí)與基本概念 2學(xué)時(shí)基本要求：了解SOC技術(shù)發(fā)展的歷史、SOC技術(shù)的應(yīng)用情況和特點(diǎn)、SOC的設(shè)計(jì)流程、HDL的概念，可編程邏輯器件的基本原理及結(jié)構(gòu)。重點(diǎn)：SOC的設(shè)計(jì)流程、HDL的概念難點(diǎn)：可編程邏輯器件的基本原理及結(jié)構(gòu)第二章Verilog基礎(chǔ) 12學(xué)時(shí)基本要求：了解Verilog的歷史、Verilog的應(yīng)用情況和特點(diǎn)、Verilog的設(shè)計(jì)流程、Verilog的模塊的概念、模塊的結(jié)構(gòu)、應(yīng)用于測試的模塊。常量和變量，邏輯運(yùn)算符，關(guān)系運(yùn)算符，等式運(yùn)算符，移位運(yùn)算符，位拼接運(yùn)算符，縮減運(yùn)算符，各種運(yùn)算的優(yōu)先級(jí)。掌握賦值語句和塊語句、Always語句、條件語句（if-else、case）及其注意事項(xiàng)、循環(huán)語句（forever、repeat、while、for）、Task和function語句、系統(tǒng)函數(shù)和任務(wù)（$monitor、$finish、$stop、$readmemb、$readmemh、$random）、編譯預(yù)處理的概念和應(yīng)用、宏定義`define、文件嵌入`include、時(shí)間尺度`timescale、條件編譯命令`ifdef－`else－`endif、Testbench。組合、時(shí)序電路的描述和行為描述建模，有限狀態(tài)機(jī)的設(shè)計(jì)重點(diǎn)：Verilog的設(shè)計(jì)流程、Verilog的模塊的概念、模塊的結(jié)構(gòu)；Verilog數(shù)據(jù)類型和運(yùn)算符的使用，Verilog常用語法的應(yīng)用。組合、時(shí)序邏輯模塊的建模難點(diǎn)：Testbench、有限狀態(tài)機(jī)的設(shè)計(jì)，阻塞與非阻塞的區(qū)別。第三章 ZYNQSOC入門 10學(xué)時(shí)基本要求：了解ZYNQ的體系結(jié)構(gòu)、Vivado開發(fā)與調(diào)試方法、Cortex-A9設(shè)備接口應(yīng)用、用戶IP核定制。重點(diǎn)：ZYNQ的體系結(jié)構(gòu)、Vivado開發(fā)與調(diào)試方法、Cortex-A9設(shè)備接口。難點(diǎn)：用戶IP核定制。第四章 嵌入式Linux 8學(xué)時(shí)基本要求：UBOOT原理及移植、Linux內(nèi)核原理及移植、Linux驅(qū)動(dòng)開發(fā)。重點(diǎn)：UBOOT原理及移植、Linux內(nèi)核原理及移植。難點(diǎn)：Linux驅(qū)動(dòng)開發(fā)。三、實(shí)踐環(huán)節(jié) 實(shí)踐總學(xué)時(shí)：16學(xué)時(shí)序號(hào)實(shí)驗(yàn)項(xiàng)目名稱實(shí)驗(yàn)類型實(shí)驗(yàn)要求實(shí)驗(yàn)內(nèi)容簡介應(yīng)達(dá)到的基本要求學(xué)時(shí)分配1Verilog基礎(chǔ)設(shè)計(jì)必做組合邏輯電路的實(shí)現(xiàn)方法；時(shí)序邏輯電路的實(shí)現(xiàn)；FSM的電路結(jié)構(gòu)和設(shè)計(jì)要點(diǎn)。VIVADO軟件的使用。熟練掌握22ZYNQSOC接口設(shè)計(jì)必做學(xué)習(xí)重點(diǎn)包括ZYNQ硬件資源的使用，ZYNQ的庫函數(shù)；自定義IP的創(chuàng)建、封裝。熟練掌握83Linux系統(tǒng)移植設(shè)計(jì)必做UBOOT移植；LINUX內(nèi)核移植。熟練掌握44驅(qū)動(dòng)開發(fā)設(shè)計(jì)必做驅(qū)動(dòng)程序設(shè)計(jì)；應(yīng)用程序調(diào)用。熟練掌握2注：1、實(shí)驗(yàn)類型：演示、驗(yàn)證、操作、綜合、設(shè)計(jì)、研究。2、實(shí)驗(yàn)要求：指必做、選做。3、8學(xué)時(shí)以上（不含8學(xué)時(shí)）實(shí)踐環(huán)節(jié)需單獨(dú)設(shè)置大綱。四、課時(shí)分配序號(hào)章節(jié)內(nèi)容理論環(huán)節(jié)時(shí)數(shù)實(shí)踐時(shí)數(shù)其他環(huán)節(jié)1一SOC的基本知識(shí)與基本概念22二Verilog的基本語法介紹1223三ZYNQSOC入門1084四嵌入式Linux設(shè)計(jì)86合計(jì)=SUM(ABOVE)3216總學(xué)分3總學(xué)時(shí)48五、建議教材與教學(xué)參考書序號(hào)書名編者出版社版本1Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程夏宇聞北京航空航天出版社20082XilinZYNQ-7000APSOC開發(fā)實(shí)戰(zhàn)指南符曉等清華大學(xué)出版社20163VerilogHDL數(shù)字設(shè)計(jì)與綜合(第2版)SanirPalnitkar電子工業(yè)出版社2009六、教學(xué)形式與考核方式1、教學(xué)形式：本課程采用課堂講授和分析等手段開展教學(xué)活動(dòng)，以課堂講授為主，采用多媒體教學(xué)課件。2、考核方式：本課程采用平時(shí)考察、期末課題驗(yàn)收與提交設(shè)計(jì)報(bào)告相結(jié)合的考核方法。平時(shí)考察主要考察課堂表