計算機(jī)組成原理期中考試

一、單項選擇題A.(+1.125)10×21011B.(+1.125)10×210C.(+0.125)10×2D.(+0.125)10×2２.在16位定點小數(shù)補(bǔ)碼的表示范圍中，最大正小數(shù)為【B】。-16-15A.+（1–2）B.+（1–2）-16-15C.2D.2在以下相關(guān)補(bǔ)碼和移碼關(guān)系的表達(dá)中，【B】是不正確的。同樣位數(shù)的補(bǔ)碼和移碼表示擁有同樣的表數(shù)范圍零的補(bǔ)碼和移碼表示同樣C.同一個數(shù)的補(bǔ)碼和移碼表示，其數(shù)值部分同樣，而符號相反D.一般用移碼表示浮點數(shù)的階，而補(bǔ)碼表示定點整數(shù)4.假設(shè)一個系統(tǒng)的物理地址空間大小為為512MB，按字節(jié)編址，每次讀寫操作最多可以一次存取32位。則儲藏器地址寄存器MAR和儲藏器數(shù)據(jù)寄存器MDR的位數(shù)分別為【B】。A.29，8B.29，32C.27，8D.27，325．若是浮點數(shù)的尾數(shù)用補(bǔ)碼表示，則以下【D】中的尾數(shù)是規(guī)格化數(shù)形式。A..1.11000B..0.01110C..0.01010D..1.000106．動向RAM的刷新是以【B】為單位進(jìn)行的。A．儲藏單元B．儲藏矩陣行B．儲藏矩陣列D．儲藏芯片假設(shè)以下字符碼中有奇偶校驗位，但沒有數(shù)據(jù)錯誤，采納偶校驗的字符碼是【D】。二、簡答題：1．加法器和ALU的差別是什么？【答案】：加法器只好實現(xiàn)兩個輸入的相加運(yùn)算，而ALU可以實現(xiàn)多種算術(shù)邏輯運(yùn)算。在數(shù)據(jù)通路中有些地方只要做加法運(yùn)算，如：指令地址計算時，這時就不需要用ALU，只要用一個加法器即可。說明IEEE754浮點數(shù)格式中的隱蔽位的含義與用法。答：所謂隱蔽位就是浮點數(shù)的規(guī)格化的最高數(shù)值位。規(guī)格化的浮點數(shù)其尾數(shù)的最高數(shù)值位必然是1，因此浮點數(shù)在傳達(dá)與儲藏過程中，尾數(shù)的最高位可以不表示出來，只在計算的時候才恢復(fù)這個隱蔽位。3．浮點數(shù)表示的精度和數(shù)值范圍取決于什么？答：在浮點數(shù)總位數(shù)不變的狀況下，階碼位數(shù)越多，則尾數(shù)位數(shù)越少。即：表數(shù)范圍越大，則精度越差三．應(yīng)用題已知某CPU和儲藏芯片組成的系統(tǒng)框圖以下，此中A15～A0為地址總線，D7～（2）存貯器總存貯容量為__12K×8_________。（3）每組實現(xiàn)位擴(kuò)展需要的芯片數(shù)為_____2________。（4）現(xiàn)已實現(xiàn)字?jǐn)U展的組數(shù)為__3_____。（5）寫出每組芯片的地址范圍（16進(jìn)制表示）初步地址停止地址第一組：8000H8FFFH第二組：9000H9FFFH第三組：第四組：B000HBFFFH（6）該系統(tǒng)的片選控制采納的是何種譯碼方式（全譯碼仍是部分譯碼）___部分譯碼______。第二部分.某浮點數(shù)基值為2，階符1位，階碼3位，數(shù)符1位，尾數(shù)7位，階碼和尾數(shù)均用補(bǔ)碼表示，尾數(shù)采納規(guī)格化形式，用十進(jìn)制數(shù)寫出它所能表示的最大正數(shù)，非0最小正數(shù)，最大負(fù)數(shù)，最小負(fù)數(shù)。變址尋址和基址尋址的差別是：在基址尋址中，基址寄存器提供，指令供給；而在變址尋址中，變址寄存器供給，指令供給。影響流水線性能的要素主要反響在和設(shè)機(jī)器數(shù)字長為16位（含1位符號位）。若1次移位需10ns，一次加法需10ns，則補(bǔ)碼除法需時間，補(bǔ)碼BOOTH算法最多需要時間。CPU從主存拿出一條指令并執(zhí)行該指令的時間叫，它平時包含若干個，此后者又包含若干個。組成多級時序系統(tǒng)。二、名詞講解(8分)微程序控制儲藏器帶寬RISC中止隱指令及功能三、簡答（18分）完好的總線傳輸周期包含哪幾個階段？簡要表達(dá)每個階段的工作。設(shè)主存容量為1MB，Cache容量為16KB，每字塊有16個字，每字32位。若Cache采納直接相聯(lián)映像，求出主存地址字段中各段的位數(shù)。若Cache采納四路組相聯(lián)映像，求出主存地址字段中各段的位數(shù)。3.某機(jī)有五此中止源，按中止響應(yīng)的優(yōu)先序次由高到低為L0,L1,L2,L3,L4，現(xiàn)要求優(yōu)先序次改為L3,L2,L4,L0,L1，寫出各中止源的障蔽字。某機(jī)主存容量為4M×16位，且儲藏字長等于指令字長，若該機(jī)的指令系統(tǒng)具備120種操作。操作碼位數(shù)固定，且擁有直接、間接、立刻、相對四種尋址方式。（1）畫出一地址指令格式并指出各字段的作用；（2）該指令直接尋址的最大范圍；（3）一次間址的尋址范圍；（4）相對尋址的尋址范圍。四、（6分）9設(shè)階碼取3位，尾數(shù)取6位（均不包含符號位），按浮點補(bǔ)碼運(yùn)算規(guī)則計算[25(16]+[2416)]五、畫出DMA方式接口電路的基本組成框圖，并說明其工作過程（以輸入設(shè)備為例）。（8分）六、（10分）設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號，用R/W作讀寫控制信號，現(xiàn)有以下儲藏芯片：RAM：1K×8位、2K×4位、4K×8位ROM：2K×8位、4K×8位以及74138譯碼器和各種門電路（自定），畫出CPU與儲藏器連接圖。要求：（1）最大4K地址空間為系統(tǒng)程序區(qū)，與其相鄰2K地址空間為用戶程序區(qū)。（2）合理采納上述儲藏芯片，說明各選幾片？寫出每片儲藏芯片的地址范圍。（3）詳細(xì)畫出儲藏芯片的片選邏輯。AiA0AiA0PD/ProgrCSOEWECSDnD0Y7Y6DnD0Y074138七、假設(shè)CPU在中止周期用貨倉保存程序斷點，且進(jìn)棧時棧指針減一，出棧時棧指針加一。試寫出中止返回指令（中止服務(wù)程序的最后一條指令），在取指階段和執(zhí)行階段所需的所有微操作命令及節(jié)拍安排。若采納微程序控制，則還需要增添哪些微操作。（10分）八、除了采納高速芯片外，從計算機(jī)的各個子系統(tǒng)的角度解析，指出6種以上提升整機(jī)速度的舉措。（8分）一、填空（12分）1．127；1/512；-1/512-1/32768；-128。2．基地址；形式地址；基地址；形式地址。3．訪存矛盾；相關(guān)問題。4．300ns；310ns。5．指令周期；機(jī)器周期；節(jié)拍。二、名詞講解(8分)1．微程序控制答：采納與儲藏程序近似的方法來解決微操作命令序列的形成，將一條機(jī)器指令編寫成一個微程序，每一個微程序包含若干條微指令，每一條指令包含一個或多個微操作命令。2．儲藏器帶寬答：每秒從儲藏器進(jìn)出信息的最大數(shù)目，單位可以用字/秒或字節(jié)/秒或位/秒來表示。3．RISC答：RISC是精簡指令系統(tǒng)計算機(jī)，經(jīng)過有限的指令條數(shù)簡化辦理器設(shè)計，已達(dá)到提升系統(tǒng)執(zhí)行速度的目的。4．中止隱指令及功能答：中止隱指令是在機(jī)器指令系統(tǒng)中沒有的指令，它是CPU在中止周期內(nèi)由硬件自動完成的一條指令，其功能包含保護(hù)程序斷點、搜尋中止服務(wù)程序的入口地址、關(guān)中止等功能。三、簡答（18分）1．答：總線在完成一次傳輸周期時，可分為四個階段：申請分配階段：由需要使用總線的主模塊（或主設(shè)備）提出申請，經(jīng)總線仲裁機(jī)構(gòu)決定下一傳輸周期的總線使用權(quán)授于某一申請者；?尋址階段：獲得了使用權(quán)的主模塊，經(jīng)過總線發(fā)出本次打算接見的從模塊（或從設(shè)備）的儲藏地址或設(shè)備地址及相關(guān)命令，啟動參加本次傳輸?shù)膹哪K；?傳數(shù)階段：主模塊和從模塊進(jìn)行數(shù)據(jù)交換，數(shù)據(jù)由源模塊發(fā)出經(jīng)數(shù)據(jù)總線流入目的模塊；結(jié)束階段：主模塊的相關(guān)信息均從系統(tǒng)總線上撤掉，讓出總線使用權(quán)。?2．答：（1）若Cache采納直接相聯(lián)映像：字塊中含64個字節(jié)，字塊的位數(shù)為b=6。Cache中含有256個字塊，因此字塊地址位數(shù)c=8。主存容量為1M字節(jié)，總位數(shù)為20。主存字塊標(biāo)記位數(shù)t=6。（2）若Cache采納四路組相聯(lián)映像，字塊中含64個字節(jié)，字塊的位數(shù)為b=6。每組含有四個字塊，每組含256個字節(jié)。Cache中含有64個字塊，因此組地址位數(shù)q=6。主存容量為1M字節(jié)，總位數(shù)為20。主存字塊標(biāo)記位數(shù)t=8。3．答：設(shè)障蔽位為“1”時表示對應(yīng)的中止源被障蔽，障蔽字?jǐn)[列以下：4．答：（1）指令字長16位，操作碼為7位，尋址特點位2位，地址碼7位；（2）-64~63；（3）2；（4）216．16四、（6分）答：被加數(shù)為加數(shù)為0,101;0.100100，[x]補(bǔ)=00,101;00.1001000,100;1.010100，[y]補(bǔ)=00,100;11.010100（1）對階：[△j]補(bǔ)=[jx]補(bǔ)-[jy]補(bǔ)=00,101+11,100=00,001即△j=1，則y的尾數(shù)向右移一位，階碼相應(yīng)加1，即[y]’補(bǔ)=00,101;11.101010②乞降補(bǔ)+[Sy]補(bǔ)補(bǔ)=[Sx]補(bǔ)+[Sy][Sx]00.100100+11.10101000.001110即

[x+y]

補(bǔ)=00,101;

00.001110

尾數(shù)出現(xiàn)“

00.0”，需左規(guī)。

③規(guī)格化左規(guī)后得

[x+y]

補(bǔ)

=00,011;00.111000

∴[x+y]

補(bǔ)

=00,111;00.111000五、（8分）答：DMA方式接口電路的基本組成框圖以下：第9/13頁以數(shù)據(jù)輸入為例，詳細(xì)操作以下：①從設(shè)備讀入一個字到DMA的數(shù)據(jù)緩沖寄存器BR中，表示數(shù)據(jù)緩沖寄存器“滿”（若是I/O設(shè)備是面向字符的，則一次讀入一個字節(jié)，組裝成一個字）；②設(shè)備向DMA接口發(fā)央求（DREQ）；③DMA接口向CPU申請總線控制權(quán)（HRQ）；④CPU發(fā)回HLDA信號，表示同意將總線控制權(quán)交給DMA接口；⑤將DMA主存地址寄存器中的主存地址送地址總線；⑥通知設(shè)備已被授與一個DMA周期（DACK），并為交換下一個字做準(zhǔn)備；⑦將DMA數(shù)據(jù)緩沖寄存器的內(nèi)容送數(shù)據(jù)總線；⑧命令儲藏器作寫操作；⑨更正主存地址和字計數(shù)值；⑩判斷數(shù)據(jù)塊可否傳達(dá)結(jié)束，若未結(jié)束，則持續(xù)傳達(dá)；若己結(jié)束，（字計數(shù)器溢出），則向CPU申請程序中止，標(biāo)記數(shù)據(jù)塊傳達(dá)結(jié)束。六、（10分）方法一：答：地址空間描述以下：ROM對應(yīng)的空間：11111111000011111111000011111111000011111111RAM對應(yīng)的空間：11101110100000000000選擇ROM芯片為2K×8位的兩片，RAM芯片為2K×4位的兩片ROM芯片1：11111111ROM芯片2：111110001111000011110000第10/13頁1111111111101110011100001111100011110000111100001111000011110000RAM芯片1、2：（位擴(kuò)展）CPU與儲藏器連接圖見下頁：方法二：答：地址空間描述以下：ROM對應(yīng)的空間：11111111RAM對應(yīng)的空間：11101111000011111111000011111111000011111110100000000000選擇ROM芯片為4K×8位的一片，RAM芯片為2K×4位的兩片第11/13頁組合邏輯設(shè)計的微操作命令：取指：T0：PC→MART1：M[MAR]→MDR,PC+1→PCT2：MDR→IR,OP[IR]→微操作形成部件執(zhí)行：T0：SP

→

MART1：M[MAR]→

MDRT2：MDR→

PC,SP+1

→

SP微程序設(shè)計的微操作命令：

取指微程序：

T0：PC→

MART1：Ad[CMIR]

→

CMART2：M[MAR]→MDR,PC+1→PCT3：Ad[CMIR]→CMART4：MDR→IR,OP[IR]→微操作形成部件T5：OP[IR]→CMAR中止返回微程序：T0：SP→MART1：Ad[CMIR]→CMART2：M[MAR]→MDRT3：Ad[CMIR]→CMART4：MDR→PC,SP+1→SPT5：Ad[CMIR]→CMAR第12/13頁針對儲藏器，可以采納Cache-主存層次的設(shè)計和管理提升整機(jī)的速度；針對儲藏器，可以采納主存-輔存層次的設(shè)計和管理提升整機(jī)的速度；針對控制器，可以經(jīng)過指令流水或超標(biāo)量設(shè)計技術(shù)提升整機(jī)的速度；針對控制器，可以經(jīng)過超標(biāo)量設(shè)計技術(shù)提升整機(jī)的速度；針對運(yùn)算器，可以對運(yùn)算方法加以改進(jìn)，如進(jìn)位鏈、兩位乘除法；針對I/O系統(tǒng)，可以運(yùn)用DMA技術(shù)來減少CPU對外設(shè)接見的干預(yù)。(1)將十進(jìn)制數(shù)+107/128化成二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)（3分）一、單項選擇題（每題1分，共22分，請將正確答案標(biāo)號寫在各題中的空白處）在機(jī)器數(shù)________C___中，零的表示形式中唯一的。A.原碼B.補(bǔ)碼C.補(bǔ)碼和移碼D.原碼和反碼2．某主存地址線有11根，數(shù)據(jù)線有8根，則該主存的儲藏空間大小為_______D____。A．8位B．88位C．8192位D．16384位4位的儲藏器，要組成

64KB的主儲藏器，需要

____A___個

RAM芯片。3．

Intel2114

為

1KA．128B．48C．32D．164．原碼加減法是指___B____。A．