復(fù)旦考研-課件數(shù)字電路設(shè)計(jì)chapter

日 靜態(tài)

f(VOL f(V) f

VV (V

f(VM

NMLVIL 動(dòng)態(tài) 封

冷

集成的晶體管可靠電源布線、容量

峰值功

max[

p(t)dtTTT

Isupply0 CMOS CMOS

N

Metal 2Sharepowerand電源和地共

Connectin金屬布

VoltageTransferCMOSVOL=0VOHVOL=0VOH=VDDVM=f(Rn,

Vin

Vin=

Vout= CMOSVin=

Vin=

Vin=

Vin=

Vin=Vin=Vin=

Vin=Vin=

Vin=Vin=

Vin=

CMOS器22

NMOSoffPMOSres

NMOSsatPMOSresNMOSsatPMOSsatNMOSresPMOSsat

1NMOSresPMOS1

0.5 1.5 2.

VVM1

10

Wp/W

確定VIH和 確定VIH和–

V kn

VTn

out2

VTp–k

)22n2

VTn

kp

VIL

)(VDD

) 確定VIH和VIL

Asimplified 0--------- 2100210012

210 V

0 V 210

Propagation

ttpHL=f(Rn=0.69Rn

V tpLH=tpLH=f(Rp=0.69RpVinLow-to-

CMOS tpHL=f(Ron.CL)=0.691

Vin=VDD

t 2V1V

tp=0.69CL0-0

t 減小電容增加驅(qū)動(dòng)能力——增加 5ttp321

p(t)=v(t)i(t)=Ppeak= tTp(t)dt

tT

T

E=Pav門(mén)的質(zhì)量衡量=E =Pavt CMOS來(lái)源動(dòng)態(tài)功電容充放短路電信號(hào)電源和地之間漏二極管和晶體管漏 近似RCE01

TPtdt

TVddisupplytdt=

CLdVout=CLVdd2 Ecap

Pcaptdt=

Vouticaptdt=

CLCLVoutdVout 0

=-

Power=Energy/transition*f=CL*Vdd2*不是晶體管尺寸的函數(shù)需要降低LVdd和f以降低功 考慮開(kāi)關(guān)一個(gè)CMOS邏輯門(mén)N個(gè)時(shí)鐘EN=CL×Vdd2×nNEN：N個(gè)時(shí)鐘周期消耗的能n(N)：N個(gè)時(shí)鐘周期內(nèi)發(fā)生的01轉(zhuǎn)換數(shù)

nN

---

-----

01

-----n ----- PPavg01

Vdd- =CLVdd(Vdd–Vt利用降幅（如降 器位線信號(hào)的幅度

87 Vdd5PP

Vdd2 Vdd0 ttsin漏PN結(jié)漏亞閾值電亞閾值電 NN++IDL=JSJS=10-100pA/m2at25degCfor0.25mJSdoublesforevery9deg

Pstat=P(In=1).Vdd. 主要選擇到降低開(kāi)關(guān)活減小物理

使成本更 也為了更快，更 International forYearofTechnologySupply1.5-1.5-1.2-0.9-0.6-0.5-0.3-Wiring6-6-7899-Maxfrequency-MaxPpowerBat.powerNodeyears:2007/65nm,2010/45nm,2013/33nm, 目標(biāo)：特征尺寸減小面積每代增加工藝的擴(kuò)展跨2－3 2MinimumMinimumFeatureSize01960

Propagation

tpdecreasesby50%every5 20101TIP（terra30GHz晶體管數(shù)目：20漏電：動(dòng)態(tài)功耗的P.Gelsinger:ProcessorsfortheNewMillenium,ISSCC 電場(chǎng)恒定按比例（全比例）理想模型——尺寸和電壓按相同比例縮小因子直到最近才常用的模型——尺寸按比例縮小，電壓恒目前情況下最現(xiàn)實(shí)的方法——尺寸和電壓取不同的比例S和 功率密度

Propagation單位倒相器，驅(qū)動(dòng)能力為同樣的上拉、下拉電等效電阻大致相同：RnRp上升延時(shí)tpLH和下降延時(shí)tpHL大致相等~tp0(本征延時(shí)假定同一風(fēng)格的單元輸出負(fù)載統(tǒng)計(jì)上正比于倒相器輸入電Rn(s)=Rp(s)=相同負(fù)載情況下 xx-322468Stp CL=Delay(Internal)+Delay====

增大尺寸只能以面積/ NMOS/PMOS假設(shè)Wp=βWn時(shí)（β~3）可以使P/N管對(duì)稱(chēng)等效電阻大致相同：Rp=Rn=Rw輸入負(fù)載Cgin0~(1+tpLH~RpCgintp0*β/k*(1+k)/(1+β)≥ NMOS/PMOSx

-ttp

=3

0.15

trise

如果給出需要多少級(jí)優(yōu)化延時(shí)

~RW CLttp0.69RWCint1CL/Cinttp01f/f=CL/Cgin-effectivefanoutRW=Runit/s;Cint=sCunittp0= tp=tp1+tp2+…+

tpj~RunitCunit

Cgin,j1 Cgin, Cgin,j1tptp,jtp01 ,Cgin,N1

j i1

Cgin,

N延時(shí)公式有N1個(gè)未知數(shù)：Cgin,2~優(yōu)化延時(shí)，求N1個(gè)偏導(dǎo)結(jié)果：Cgin,j+1/Cgin,jCgin,j/Cgin,j-Cgin,j1Cgin,j1Cgin,j每級(jí)的等效扇出相同每級(jí)的延時(shí) N FCL/Nt

fNNtp01NF/N C C1

CL=8在（N=）3級(jí)之間，CL/C1f38 （γ=1）1 11181414

求最佳放大比例f F f

,Nln

ln1/

tp0lnF p /p

lnflnf tp0lnFlnf1 f

ln2fexp1 f

For=0,f=e,N= 扇出fexpfexp1ffopt=對(duì)應(yīng) 對(duì)tp u

時(shí)是f C1fTransistorC1fGoal:MinimizeEnergyofwholeDesignparameters:fandtptprefofcircuitwithf=1andVDD f Ftptp01 tp0

f TransistorSizingPerformanceConstraint2f

F

2f

Ft