集成電路第二章課件

第二章集成電路制作工藝北京工業(yè)大學(xué)電控學(xué)院耿淑琴12.1集成電路加工的基本操作2.1.1形成某種材料的薄膜2.1.2在各種薄膜材料上形成需要的圖形2.1.3通過摻雜改變材料的電阻率或雜質(zhì)類型22.1.1形成某種材料的薄膜膜：二氧化硅（SiO2）、多晶硅、氮化硅、金屬硅化物、金屬薄膜方法：化學(xué)汽相淀積（ChemicalVaporDeposition-CVD）物理汽相淀積（PhysicalVaporDeposition-CVD）高溫?zé)嵫趸ǎㄑ鯕庥赏獠克腿敕磻?yīng)室）生成SIO2要消耗襯底上的硅。342.1.1形成某種材料的薄膜淀積方法薄膜均勻覆蓋在硅片上；氧化方法可以實(shí)現(xiàn)局部SIO2膜。52.1.2在薄膜上形成圖形光刻和刻蝕甩膠曝光（亮區(qū)和暗區(qū)）顯影刻蝕（濕法刻蝕和干法刻蝕）去膠62.1.2在薄膜上形成圖形光刻和刻蝕(光刻是決定特征尺寸的關(guān)鍵工藝-不斷實(shí)現(xiàn)更小的線條圖形)甩膠：正膠和負(fù)膠（高分辨率都采用正膠）曝光：亮區(qū)和暗區(qū)顯影刻蝕：濕法刻蝕和干法刻蝕（現(xiàn)IC都采用干法刻蝕）去膠7光刻和刻蝕（負(fù)膠）原理8正膠和負(fù)膠的差別92.1.3摻雜改變電阻率或雜質(zhì)類型摻雜原理10硅的共價(jià)鍵11金剛石結(jié)構(gòu)12硅晶格的二維表示13摻磷14摻硼—未電離15摻硼—電離16多子與少子n0×p0=ni217摻雜電阻率或雜質(zhì)類型襯底通過擴(kuò)散或離子注入改變材料的電阻率，或改變局部的雜質(zhì)類型，形成pn結(jié)集成電路中主要是通過離子注入進(jìn)行摻雜(doping)常溫注入離子注入需要退火集成電路中摻雜工藝用于改變材料電阻182.1.3摻雜改變電阻率或雜質(zhì)類型總之，IC通過形成薄膜、形成圖形、摻雜這樣一些基本工序多次加工制成的192.2典型的CMOS結(jié)構(gòu)和工藝CMOS—ComplementaryMOS由NMOS和PMOS組成202.2.1MOS晶體管的結(jié)構(gòu)和分類1.MOS晶體管的結(jié)構(gòu)溝道長(zhǎng)度L和溝道寬度W（若忽略場(chǎng)氧化層在有源區(qū)邊緣形成的鳥嘴，也是有源區(qū)的寬度，）柵極G、源極S和漏極D和體端襯底BMOSFET平面圖212.2.1MOS晶體管的結(jié)構(gòu)和分類縱深方向：柵電極(一般是高摻雜的多晶硅)

、柵絕緣層(一般是二氧化硅）和半導(dǎo)體硅襯底水平方向（有源區(qū)）：源區(qū)、溝道區(qū)和漏區(qū)，溝道區(qū)和硅襯底相通(也叫體區(qū)Bulkbody)

MOSFET剖面圖222.2.1MOS晶體管的結(jié)構(gòu)和分類柵極通過SIO2與其他區(qū)隔離，絕緣柵場(chǎng)效應(yīng)晶體管。柵氧化層厚度tox,源漏區(qū)與襯底形成的PN結(jié)深xj。MOSFET剖面圖23M晶體管的實(shí)際溝道長(zhǎng)度溝道長(zhǎng)度L應(yīng)是源、漏區(qū)和襯底形成的冶金結(jié)之間的距離，與版圖上多晶硅的柵長(zhǎng)不同。源、漏區(qū)的雜質(zhì)有橫向擴(kuò)散長(zhǎng)度LD

，實(shí)際的溝道長(zhǎng)度為：L=LG-2LDLD近似為0.8xj。忽略了多晶硅柵圖形的加工誤差，假設(shè)LG和版圖設(shè)計(jì)的柵長(zhǎng)一樣。24MOS晶體管的實(shí)際溝道寬度

考慮場(chǎng)區(qū)氧化時(shí)場(chǎng)氧化層在有源區(qū)(WA)邊緣形成的鳥嘴（birdbeak）(WD)，實(shí)際的溝道寬度為W=WA–2WD鳥嘴252.2.1MOS晶體管的結(jié)構(gòu)和分類2.MOS晶體管的分類NMOS晶體管：p型硅襯底上的n+源漏區(qū)，工作時(shí)在柵極下方的p型硅襯底的表面上形成n型導(dǎo)電溝道PMOS晶體管：n型硅襯底上的p+源漏區(qū)，工作時(shí)在n型硅襯底上的表面形成p型導(dǎo)電溝道262、MOS晶體管的分類NMOS：增強(qiáng)型VTN>0

耗盡型VTN<0PMOS：增強(qiáng)型VTP<0

耗盡型VTP>0

27N溝增強(qiáng)型28N溝耗盡型29P溝增強(qiáng)型30P溝耗盡型31四種MOS晶體管的符號(hào)與結(jié)構(gòu)323.增強(qiáng)型NMOS工作原理VGS>VT>0，溝道區(qū)半導(dǎo)體表面達(dá)到強(qiáng)反型，即源漏極連通。當(dāng)VDS>0且較小時(shí),形成漏極指向源極的橫向電場(chǎng)，電子從S到D極。反型層相當(dāng)于線性電阻，電流隨漏電壓增大而線性增大。增強(qiáng)型NMOS電流-電壓特性33耗盡區(qū)2.2.1MOS晶體管的結(jié)構(gòu)和分類3.增強(qiáng)型NMOS工作原理隨著VDS增大，從源到漏沿溝道方向的電位差加大，溝道和襯底之間的反向偏壓逐漸加大，使耗盡層電荷逐漸增加，而反型層電荷逐漸減少。增強(qiáng)型NMOS電流-電壓特性342.2.1MOS晶體管的結(jié)構(gòu)和分類3.增強(qiáng)型NMOS工作原理VDS=VGS-VT,漏端反型層電荷為0，溝道夾斷。增強(qiáng)型NMOS電流-電壓特性352.2.1MOS晶體管的結(jié)構(gòu)和分類3.增強(qiáng)型NMOS工作原理VDS>VGS-VT，夾斷區(qū)向源端移動(dòng)，在夾斷點(diǎn)和漏區(qū)之間形成耗盡區(qū)（夾斷區(qū)）。溝道夾斷后，運(yùn)動(dòng)到夾斷點(diǎn)的載流子被夾斷區(qū)的強(qiáng)電場(chǎng)直接拉到漏極。源端到夾斷點(diǎn)的電壓保持為VGS-VT,故電流保持恒定，即飽和區(qū)特性。增強(qiáng)型NMOS電流-電壓特性36四種MOS晶體管的輸入特性曲線37由以上分析,可以得到MOSFET兩個(gè)重要特性曲線：MOS管的轉(zhuǎn)移特性曲線

MOS管的I-V特性曲線（輸出特性曲線）體現(xiàn)VGS對(duì)ID

大小的控制：記作：ID=F(VGS)VDS=常數(shù)VT：開啟電壓，當(dāng)VGS>VT時(shí)，方有電流體現(xiàn)VDS對(duì)MOS管電流的控制作用382.2.1MOS晶體管的結(jié)構(gòu)和分類MOSFET是電壓控制元件(MOS是金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管Mental–Oxide-SemiconductorFieldEffectTransistor-MOSFET)MOSFET基本特性由柵壓對(duì)電路元件進(jìn)行控制,降低了功耗MOSFET自然隔離，提高了集成度較TTL更適合作成LSI和VLSI39

用MOSFET(MOS場(chǎng)效應(yīng)晶體管)，幾乎可實(shí)現(xiàn)MOSIC中所需的全部電路元件：

非線性電阻MOS電容作為有源驅(qū)動(dòng)元件用傳輸門的形式構(gòu)成：門控結(jié)構(gòu)利用柵電容能存儲(chǔ)電荷的效應(yīng)，構(gòu)成簡(jiǎn)單的動(dòng)態(tài)電路，可制作高集成度的動(dòng)態(tài)存儲(chǔ)器利用浮柵結(jié)構(gòu)，制作可改寫的“只讀存儲(chǔ)器”，EPROM40MOS結(jié)構(gòu)特點(diǎn)

結(jié)構(gòu)簡(jiǎn)單面積小高輸入阻抗D、S對(duì)稱性結(jié)構(gòu)，便于連線有效工作區(qū)集中在半導(dǎo)體表面，并與襯底隔離41MOS晶體管工作的三維能帶圖分析VGS=0

溝道區(qū)半導(dǎo)體處于平帶VGS=0

兩個(gè)N+區(qū)與溝道區(qū)（P型硅）形成PN結(jié)自建場(chǎng)即有“PN結(jié)勢(shì)壘”，但無(wú)電流42VGS>0／VDS=0

形成縱向電場(chǎng)（X方向），P型硅襯底表面向下彎曲，形成溝道。但從S到D費(fèi)米能級(jí)保持水平，故仍沒有電流。VGS>0/VDS>0

在Ｘ方向縱向電場(chǎng)作用下，形成溝道，在Ｙ方向發(fā)生傾斜，形成電場(chǎng)，電子從S向D運(yùn)動(dòng)從而形成電流，記為ID。432.2.2MOS晶體管的結(jié)構(gòu)和分類CMOS工藝要解決在一塊襯底上同時(shí)制作NMOS和PMOS現(xiàn)在，CMOS集成電路大多采用P襯底n阱工藝，即NMOS直接做在P襯底上，PMOS做在n阱中。44N阱CMOS反相器版圖452.2.2.1襯底選擇<100>晶向硅片（界面態(tài)密度低，遷移率高，缺陷少，有利于提高器件性能）電阻率10~50Ωcm700μm厚還可以采用外延硅片46◆n阱CMOS

結(jié)構(gòu)和工藝流程

以n阱CMOS

為例來(lái)歸納：CMOSIC實(shí)際加工需經(jīng)過幾十甚至上百道工序，其主要工藝如下：

1、襯底硅片的選擇（晶向100（界面態(tài)密度低，遷移率高，缺陷少，有利于提高器件性能）厚700μm、電阻率10～50Ω.cm）

2、制作n阱

3、場(chǎng)區(qū)氧化（有源區(qū)以外的“統(tǒng)稱”，此區(qū)易形成寄生溝道）

4、制作硅柵

5、形成源、漏區(qū)

6、形成金屬互連線

47氧化層生長(zhǎng)光刻1，刻N(yùn)阱掩膜版氧化層P-SUB首先對(duì)原始硅片熱氧化，形成初始氧化層作為阱區(qū)注入的掩蔽層。48曝光光刻1，刻N(yùn)阱掩膜版光刻膠掩膜版49氧化層的刻蝕光刻1，刻N(yùn)阱掩膜版50N阱注入光刻1，刻N(yùn)阱掩膜版磷P51形成N阱N阱P-SUB阱推進(jìn)注磷后進(jìn)行高溫退火—阱區(qū)推進(jìn)52氮化硅的刻蝕光刻2，刻有源區(qū)掩膜版二氧化硅掩膜版N阱MOS晶體管之間通過厚氧化層隔離。先在硅片上生長(zhǎng)一層SIO2減少硅和氮化硅之間的應(yīng)力。而后淀積氮化硅作為場(chǎng)區(qū)氧化的掩蔽膜。因?yàn)檠鹾退ㄟ^氮化硅層的擴(kuò)散速度極慢，有效組織氧到達(dá)硅面，且氮化硅的氧化速度極慢只有硅的氧化速度的1/25。通過光刻和刻蝕去掉場(chǎng)區(qū)的氮化硅和SIO2。53場(chǎng)氧的生長(zhǎng)光刻2，刻有源區(qū)掩膜版二氧化硅氮化硅掩膜版N阱LOCOS工藝：有源區(qū)有氮化硅和SIO2的保護(hù)，故對(duì)場(chǎng)區(qū)進(jìn)行熱氧化形成SIO2。會(huì)消耗硅片上的一部分硅，一部分向上延伸。氧會(huì)通過氮化硅的邊緣向有源區(qū)侵蝕，形成鳥嘴。在緩沖氧化層上再增加一薄層多晶硅作緩沖，可減小鳥嘴。實(shí)際中先對(duì)場(chǎng)區(qū)進(jìn)行注入硼提高P襯底的表面摻雜度，防止形成寄生溝道。因?yàn)榻饘倬€、場(chǎng)氧化層、P襯底也是一個(gè)MOS結(jié)構(gòu)。場(chǎng)區(qū)注入可提高場(chǎng)區(qū)表面反型的閾值電壓，正常工作電壓下不會(huì)形成反型或溝道。54去除氮化硅光刻3，刻多晶硅掩膜版FOXN阱場(chǎng)區(qū)氧化后，要去掉硅片上的氮化硅和緩沖氧化層。55重新生長(zhǎng)二氧化硅（柵氧）光刻3，刻多晶硅掩膜版柵氧場(chǎng)氧N阱重新生長(zhǎng)柵氧化層，其厚度和質(zhì)量將對(duì)MOS晶體管性能有重要影響。56生長(zhǎng)多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱用化學(xué)汽相淀積CVD工藝淀積多晶硅，它是柵極也可以作為一部分導(dǎo)線，必須是良導(dǎo)體，一般通過注磷或砷使多晶硅方塊電阻降到20-40Ω/□。通過光刻和刻蝕形成多晶硅柵的圖形。57刻蝕多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱通過光刻和刻蝕形成多晶硅柵的圖形。58刻蝕多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱59p+離子注入光刻4，刻P+離子注入掩膜版掩膜版硼B(yǎng)N阱在硅柵形成后，在整個(gè)硅片上淀積一薄層SIO2作為源、漏區(qū)注入的緩沖層。用正膠刻出P+區(qū)，其他區(qū)域用光刻膠保護(hù)，然后注硼，形成PMOS的源、漏區(qū)和p型襯底的歐姆接觸區(qū)。60n+離子注入光刻5，刻N(yùn)+離子注入掩膜版磷PN阱用負(fù)膠刻出N+區(qū)，其他區(qū)域用光刻膠保護(hù)，然后注砷或磷，形成NMOS的源、漏區(qū)和n阱的引出區(qū)。61生長(zhǎng)磷硅玻璃PSGPSGN阱為了保護(hù)集成電路芯片不受外界玷污，在做好互聯(lián)線以后，在整個(gè)芯片上覆蓋一層鈍化膜（磷硅玻璃或氮化硅）62光刻接觸孔光刻6，刻接觸孔掩膜版P+N+N阱通過光刻把集成電路芯片的引出端壓點(diǎn)暴露出來(lái)，以便芯片在封裝時(shí)使芯片上的壓點(diǎn)和管殼相應(yīng)管腳連接起來(lái)。63刻鋁光刻7，刻Al掩膜版AlN阱在整個(gè)硅片上淀積金屬層，如鋁或銅，在引線孔處金屬直接和有源區(qū)或多晶硅接觸，無(wú)引線處金屬通過厚的氧化層和下面絕緣。64刻鋁VDDVoVSSN阱最后通過光刻形成需要的金屬互聯(lián)線圖形。65光刻8，刻壓焊孔掩膜版鈍化層N阱66N阱CMOS工藝流程67N阱CMOS工藝流程演示68初始氧化69光刻，刻N(yùn)阱70N阱形成N阱71Si3N4淀積Si3N4緩沖用SiO2P-Si

SUBN阱72光刻，刻有源區(qū)，場(chǎng)區(qū)硼離子注入有源區(qū)有源區(qū)N阱73場(chǎng)氧N阱74柵氧化，開啟電壓調(diào)整柵氧化層N阱75多晶硅淀積多晶硅柵氧化層N阱76光刻，刻N(yùn)MOS管硅柵，

磷離子注入形成NMOS管N阱NMOS管硅柵用光刻膠做掩蔽77光刻，刻PMOS管硅柵，

硼離子注入形成PMOS管N阱PMOS管硅柵用光刻膠做掩蔽78磷硅玻璃淀積N阱磷硅玻璃79蒸鋁、光刻，刻鋁、N阱VoVinVSSVDDP-SUB

硼注入磷注入磷硅玻璃PMOS管硅柵NMOS管硅柵80AlSiO281后續(xù)工作設(shè)計(jì)（design-fabless）生產(chǎn)（manufacturing-fab）封裝（package）測(cè)試（testing）82BondingTechniques83Tape-AutomatedBonding(TAB)84聚合膜焊錫突出物Flip-ChipBonding85焊錫隆起物

印模Package-to-BoardInterconnect86PackageTypes87Multi-ChipModules882.2.3體硅CMOS中的閂鎖效應(yīng)寄生晶體管縱向寄生—n阱中的PMOS與襯底橫向寄生---NMOS與襯底、n阱一旦發(fā)生閂鎖效應(yīng)可以永久破壞集成電路89N阱剖面圖90寄生雙極晶體管實(shí)際位置

Q1Q3是pnp型寄生

Q2Q4是npn型寄生91寄生雙極晶體管的等效電路Vout>VDD+0.7Vout<-0.7β1β2>192發(fā)生閂鎖效應(yīng)后的I-V特性93誘發(fā)閂鎖效應(yīng)的幾個(gè)因素：（1）電壓信號(hào)過沖或其他原因，使寄生雙極管的發(fā)射極正偏；（2）回路電壓大于臨界觸發(fā)電壓Vc；（3）回路電流超過維持電流Ih；

總之根本原因是：縱向寄生npn管與橫向寄生pnp管的電流增益乘積大于1，形成正反饋，即：β1β2﹥194閂鎖效應(yīng)的預(yù)防措施減小寄生電阻RW和Rs（減小寄生雙極晶體管發(fā)射結(jié)的正向偏壓，防止Q1和Q2導(dǎo)通）適當(dāng)增大襯底和阱區(qū)的摻雜濃度合理安排襯底和阱區(qū)的接觸孔降低寄生雙極晶體管的電流增益增大基極寬度---阱深增大NMOS和PMOS的距離95閂鎖效應(yīng)的預(yù)防措施襯底加反向偏壓---有負(fù)面影響加保護(hù)環(huán)NMOS周圍加接地的p+保護(hù)環(huán)PMOS周圍加接VDD的n+保護(hù)環(huán)96有保護(hù)環(huán)的n阱CMOS97閂鎖效應(yīng)的預(yù)防措施采用外延襯底收集PNP晶體管的集電極電流98閂鎖效應(yīng)的預(yù)防措施采用SOICMOS技術(shù)—絕緣襯底CMOS有源區(qū)完全由二氧化硅包圍，切斷縱、橫寄生雙極晶體管。99SOICMOS100防止閂鎖效應(yīng)方法合理設(shè)計(jì)版圖，防止過壓和輻射，不使EB結(jié)有注入。減小pnp和npn放大系數(shù)(增加阱深及漏源區(qū)與P

阱的距離)。合理布局電源接觸孔和地線接觸孔數(shù)目，加粗電源線和地線,增加保護(hù)環(huán)。減小寄生電阻Rs和Rw。1013、CMOSIC寄生電容寄生電容

無(wú)論是鋁還是多晶硅，下面均有二氧化硅與襯底隔離，存在連線對(duì)襯底的寄生電容。由于在不同區(qū)域絕緣層厚度不同，其寄生電容大小也不相同。

上述五種寄生電容，均按平行板電容近似估計(jì)。102連線與襯底間的寄生電容：

其中：為連線下面的氧化層厚度；若是線間縱向耦合電容，則是兩層連線之間的氧化層厚度。W----連線寬度L----連線長(zhǎng)度是真空電容率是二氧化硅的相對(duì)介電常數(shù)線間橫向耦合電容：

其中：S為兩相鄰連線之間的間距。

H----金屬層厚度Ｌ----金屬線長(zhǎng)可用下式近似估算連線總的寄生電容：k—經(jīng)驗(yàn)修正系數(shù)103寄生電阻（連線）其中：為連線材料的電阻率為單位面積薄層電阻又稱方塊電阻Ｗ為線寬Ｈ為線厚度Ｌ為線長(zhǎng)。寄生電感（連線）單位長(zhǎng)度電感近似估算：（H/cm）

其中：X=Xox+XSi

XSi為硅襯底的厚度

Xox為兩層連線之間的二氧化硅厚度由于連線電感的存在，其連線產(chǎn)生的壓降會(huì)使信號(hào)損失，將會(huì)影響電路性能．2.2.4CMOS版圖設(shè)計(jì)規(guī)則集成電路的制作過程等價(jià)于一個(gè)圖形轉(zhuǎn)移的過程---將版圖轉(zhuǎn)移至硅片上在轉(zhuǎn)移過程中可能出錯(cuò)，影響成品率和可靠性版圖本身也可能有錯(cuò)版圖設(shè)計(jì)也要考慮轉(zhuǎn)移的方便性105版圖設(shè)計(jì)規(guī)則的三種尺寸各圖層的最小尺寸即最小線寬同一層次圖形之間的最小間距不同層次圖形之間的對(duì)準(zhǔn)容差即套刻間距版圖設(shè)計(jì)規(guī)則是在成品率與集成密度作選擇常用MOS晶體管的柵長(zhǎng)來(lái)標(biāo)志工藝水平0.18um工藝即柵長(zhǎng)為0.18um106版圖設(shè)計(jì)規(guī)則的兩種形式微米規(guī)則直接以微米為單位標(biāo)注各個(gè)尺寸通用性差λ規(guī)則λ為工藝中能實(shí)現(xiàn)的最小尺寸，一般為套刻間距通用性強(qiáng)，適于CMOS等比例縮小的規(guī)律在深亞微米不適用兩種規(guī)則見p30表2.2-3和2.2-4107違背設(shè)計(jì)規(guī)則的結(jié)果108CMOSProcessLayersLayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)Green109擴(kuò)散品紅阱區(qū)注入框Layersin0.25mmCMOSprocess110Intra-LayerDesignRulesMetal243111TransistorLayout112ViasandContacts113SelectLayer114CMOSInverterLayout115LayoutEditor116DesignRuleCheckerpoly_not_fettoall_diffminimumspacing=0.14um.1172.3深亞微米CMOS結(jié)構(gòu)和工藝Lg<0.25μm稱為深亞微米短溝道效應(yīng)襯底源、漏區(qū)非常接近，容易造成耗盡層貫通，使漏電流從體硅襯底內(nèi)流通，導(dǎo)致晶體管失去開關(guān)電流的控制功能。118先進(jìn)的深亞微米CMOS剖面圖1192.3.1淺溝槽隔離常規(guī)LOCOS（LOCalOxidationofSilicon硅的局部氧化方法，）在芯片表面會(huì)形成較大臺(tái)階“鳥嘴”使有源區(qū)面積減小厚的場(chǎng)氧化物占用面積高溫氧化形成厚氧化層時(shí)造成硅片損傷120淺溝槽隔離300-500nm深的淺溝槽隔離：CVD淀積（采用化學(xué)汽相淀積SiO2，可實(shí)現(xiàn)集成度高、面積小、溝槽隔離側(cè)面陡直不會(huì)形成“鳥嘴”）。溝槽隔離的氧化物是用CVD淀積方法制備，避免了高溫?zé)釗p傷。121生長(zhǎng)薄SiO2并淀積氮化硅122光刻、刻蝕（RIE）形成溝槽光刻去掉場(chǎng)區(qū)的氮化硅和緩沖氧化層，用反應(yīng)離子刻蝕（RIE）在場(chǎng)區(qū)形成淺的溝槽（約300——500nm）123場(chǎng)區(qū)注入、淀積二氧化硅場(chǎng)區(qū)注入后，用CVD化學(xué)汽相淀積SIO2而不是熱氧化。124化學(xué)機(jī)械拋光用化學(xué)機(jī)械拋光（CMP）去掉表面的氧化層，使硅片表面平整化。1252.3.2外延雙阱工藝常規(guī)單阱CMOS工藝，阱區(qū)濃度較高。較大的襯偏系數(shù)影響閾值電壓增加寄生電容外延雙阱工藝：選擇低阻P型硅襯底，在上面生長(zhǎng)高阻外延層；

◆

在外延層上分別做p阱和n阱；

◆

在p阱和n阱之間，用開溝槽填充sio2

進(jìn)行隔離，可防止寄生閂鎖效應(yīng)；

◆

可采用雙層布線。126阱形成127柵氧化、多晶硅淀積128柵形成129源、漏區(qū)注入130柵側(cè)墻保護(hù)131形成硅化物1322.3.3溝道區(qū)逆向摻雜和環(huán)繞摻雜0.1um長(zhǎng)的溝道，其中的雜質(zhì)原子數(shù)只有幾百個(gè)。雜質(zhì)數(shù)量的隨機(jī)漲落將導(dǎo)致閾值電壓的離散溝道區(qū)的（表面區(qū)域）是低摻雜或不摻雜擬制短溝道效應(yīng)防止穿通（主要在體內(nèi)），需提高體內(nèi)（次表面區(qū)域）襯底摻雜濃度逆向摻雜是在溝道區(qū)垂直方向形成非均勻摻雜，叫縱向溝道工程。133逆向摻雜對(duì)溝道長(zhǎng)度在0.1μm左右的深亞微米和納米尺寸的MOS器件，要求：◆溝道區(qū)的（表面區(qū)域）是低摻雜；◆而（次表面區(qū)域）適當(dāng)提高摻雜濃度。134Delta溝道技術(shù)CMOS（先進(jìn)工藝）中p阱和n阱分別進(jìn)行優(yōu)化逆向摻雜。在淺溝槽隔離工藝完成后，用300keV的能量注硼，在p阱下部形成高摻雜層；同時(shí)，用10keV的能量注BF2,在溝道表面形成高摻雜層。表面注入形成的摻雜層叫delta層。（delta溝道技術(shù)）進(jìn)行外延生長(zhǎng)，在表面高摻雜層上面形成一層未摻雜的硅外延層，這層外延層上形成柵電極。135Halo摻雜結(jié)構(gòu)（環(huán)繞摻雜）橫向溝道工程是形成水平方向的非均勻摻雜，主要采用環(huán)繞摻雜（halo和pocket）結(jié)構(gòu)。環(huán)繞摻雜是在溝道兩端的源、漏區(qū)旁形成局部襯底的高摻雜區(qū)。高摻雜區(qū)抑制了源、漏pn結(jié)耗盡層的擴(kuò)展，可有效防止漏電場(chǎng)穿透，減小短溝道效應(yīng)。另水平方向的非均勻摻雜可調(diào)節(jié)溝道區(qū)的電勢(shì)和電場(chǎng)分布，實(shí)現(xiàn)載流子速度過沖，提高器件的驅(qū)動(dòng)電流和抗熱載流子效應(yīng)的能力。136Pocket結(jié)構(gòu)（環(huán)繞摻雜）水平方向不同區(qū)域雜質(zhì)濃度的相對(duì)大小1372.3.4n+、p+兩種類型的硅柵柵電極材料會(huì)影響閾值電壓CMOS電路特性應(yīng)對(duì)稱，NMOS和PMOS的閾值電壓的絕對(duì)值應(yīng)相等NMOS用n+硅柵PMOS用p+硅柵1382.3.5源、漏延伸區(qū)

SDE（Source-DrainExtension）SDE在溝道兩端形成的淺結(jié)有利于抑制短溝道效應(yīng)。使源、漏區(qū)的結(jié)深不必減小太多，有利于減小源、漏的串聯(lián)電阻。用先進(jìn)的等離子浸摻雜或別的方式注入形成淺的源、漏區(qū)。再在柵極的兩側(cè)形成側(cè)墻，再進(jìn)行常規(guī)的源、漏區(qū)注入。為避免過大的SDE串聯(lián)電阻，結(jié)深一般為40nm左右。增大SDE區(qū)雜質(zhì)分布有利于改善器件性能。對(duì)于一定的SDE深度，增大其摻雜濃度就增加了雜質(zhì)分布的陡度。1392.3.6硅化物自對(duì)準(zhǔn)結(jié)構(gòu)減小柵串聯(lián)電阻減小源、漏區(qū)寄生電阻Salicide---SelfAlignedSilicide（自對(duì)準(zhǔn)結(jié)構(gòu)）在做好的MOS晶體管的柵、源和漏區(qū)后，在柵極兩側(cè)形成氧化硅或氮化硅側(cè)墻，淀積難熔金屬ti鈦鎢或鈷等，與硅反應(yīng)形成硅化物，硅化物同時(shí)生長(zhǎng)在柵電極上和暴露的源、漏區(qū)上，柵和源、漏區(qū)的硅化物由側(cè)墻隔離，故是自對(duì)準(zhǔn)。由于硅化物電阻很小，相當(dāng)于并聯(lián)一小電阻，使多晶硅線和源、漏區(qū)電阻、源漏區(qū)引出線孔的接觸電阻極大減小。140Salicide結(jié)構(gòu)減小源、漏區(qū)串聯(lián)電阻1412.3.7銅互連隨著尺寸的縮小，器件的速度提高，而互連線的速度卻在下降。集成度的提高，使互連線層數(shù)增加，成本和可靠性下降。銅的電阻率比鋁低40%銅互連工藝需解決的問題銅容易擴(kuò)散進(jìn)入硅體內(nèi)銅會(huì)污染加工設(shè)備銅不能用常規(guī)的淀積方法和干法刻蝕加工142“鑲嵌”（大馬士革damascene）

工藝刻槽淀積鉭或氮化鉭---增加電學(xué)接觸的可靠性PVD銅薄層---籽晶層電鍍銅CMP---ChemicalMechanicalPolishing淀積氮化硅143常規(guī)工藝與鑲嵌工藝對(duì)比144九層銅互連可用于SOCSOC把系統(tǒng)的處理機(jī)制、模型算法、芯片結(jié)構(gòu)、各層次電路直到器件的設(shè)計(jì)緊密結(jié)合，在一個(gè)單芯片上完成整個(gè)系統(tǒng)的功能。SOC的設(shè)計(jì)以IP核為基礎(chǔ)，以硬件描述語(yǔ)言為系統(tǒng)功能的主要描述手段，借助以計(jì)算機(jī)為平臺(tái)的EDA工具進(jìn)行。14590nm技術(shù)平臺(tái)的主要工藝P-/P+外延硅片淺溝槽隔離，溝槽寬度140nm，深度400nm超陡逆向摻雜（SSR）形成銦和砷溝道摻雜高質(zhì)量的超薄柵氧化層，或用原子淀積方法形成高k柵介質(zhì)NMOS用n+硅柵，PMOS用p+硅柵，淀積多晶硅和多晶硅摻雜后進(jìn)行退火，以抑制多晶硅耗盡效應(yīng)。超低能量注入和快速退火實(shí)現(xiàn)超淺源、漏延伸區(qū)側(cè)墻隔離形成源漏區(qū)和柵的COSI2硅化物自對(duì)準(zhǔn)用雙鑲嵌工藝形成通孔和銅互連，用SIOC形成低k介質(zhì)146小結(jié)集成電路的三種基本操作典型CMOS結(jié)構(gòu)和工藝深亞微米CMOS結(jié)構(gòu)和工藝1472.4

pn結(jié)隔離雙極結(jié)構(gòu)和工藝*pn結(jié)隔離工藝的雙極晶體管有三種結(jié)構(gòu)：標(biāo)準(zhǔn)埋層集電極晶體管結(jié)構(gòu)集電極擴(kuò)散隔離晶體管結(jié)構(gòu)三重?cái)U(kuò)散晶體管結(jié)構(gòu)1482-4-1

pn結(jié)隔離SBC結(jié)構(gòu)工藝流程主要工藝流程：襯底材料制備埋層的形成n型外延層的形成隔離區(qū)的形成晶體管基區(qū)的形成晶體管發(fā)射區(qū)和引線孔的形成金屬化的形成149主要工藝流程圖：150

2-4-2

SBC結(jié)構(gòu)工藝的分析與設(shè)計(jì)考慮

1、襯底材料選擇的設(shè)計(jì)考慮

三個(gè)方面的考慮：（1）選擇P型襯底（2）電阻率10Ω·cm

（3）晶向＜100＞1512、n+埋層的設(shè)計(jì)考慮

n+埋層的設(shè)置有兩個(gè)主要作用：（1）減小晶體管收集區(qū)串聯(lián)電阻rc（2）減弱寄生PNP管效應(yīng)3、外延生長(zhǎng)的設(shè)計(jì)考慮兩個(gè)主要參數(shù)（1）外延層電阻率ρepi（2）外延層厚度Tepi1524、隔離區(qū)的設(shè)計(jì)考慮隔離結(jié)深XjI要滿足穿透整個(gè)n型外延層，與p型襯底相通。5、集電極深接觸的設(shè)計(jì)考慮在某些應(yīng)用中需進(jìn)一步減少收集區(qū)串聯(lián)電阻rc，隔離擴(kuò)散后再增加集電極深接觸工藝。1536、基區(qū)形成的設(shè)計(jì)考慮基區(qū)寬度---Wb

擴(kuò)散結(jié)深---Xjc1.0μm

方塊電阻---200Ω／□7、發(fā)射區(qū)形成的設(shè)計(jì)考慮擴(kuò)散結(jié)深---XjE0.7μm

方塊電阻---12Ω／□1542-4-3

SBC結(jié)構(gòu)晶體管版圖和平面尺寸的確定◆集電極n+接觸到隔離墻的最小間距DC-I

◆

發(fā)射區(qū)擴(kuò)散到發(fā)射極接觸孔的最小間距DE-E孔（晶體管最小套刻間距見圖2.4-8）155

由于發(fā)射結(jié)空間電荷區(qū)主要在基區(qū)，可利用泡發(fā)射極工藝，使E區(qū)和E孔的窗口重疊。泡發(fā)射極工藝的引線孔掩模版

：

有基極孔、集電極孔、沒有發(fā)射極孔，以減小晶體管的面積。1562-4-4SBC結(jié)構(gòu)工藝在VLSI應(yīng)用中的局限性

主要是三個(gè)方面：

1、管芯面積大，集成度低，有源區(qū)僅占七分之一。

2、晶體管面積大，寄生電容大，降低了電路的開關(guān)速度。

3、隔離墻P區(qū)引起的寄生pnp管，可能導(dǎo)致閂鎖效應(yīng)。157§2-5氧化物隔離雙極結(jié)構(gòu)和工藝

結(jié)構(gòu)特點(diǎn)：

◆

CDI結(jié)構(gòu)比SBC的晶體管面積?。?/p>

◆

CDI結(jié)構(gòu)比SBC的晶體管寄生電容??；

(見圖2.5-1)158§2-6

先進(jìn)的雙極器件結(jié)構(gòu)和工藝

CDI結(jié)構(gòu)雖優(yōu)于SBC，但氧化物隔離結(jié)構(gòu)的缺點(diǎn)是：有源區(qū)面積仍然較大（影響集成度、寄生電容大，影響頻率特性）；隔離結(jié)構(gòu)的形成需要高溫氧化，引起埋層雜質(zhì)反擴(kuò)，限制了器件的縱向按比例縮小；若進(jìn)一步按比例縮小，基區(qū)寬度與基區(qū)電阻之間會(huì)發(fā)生矛盾。不兼容的設(shè)計(jì)要求，限制了器件尺寸的縮小。159

2-6-1先進(jìn)的雙極晶體管結(jié)構(gòu)的三個(gè)基本特征自對(duì)準(zhǔn)技術(shù)（實(shí)現(xiàn)雙極器件尺寸按比例縮小、提高BJT的fT）。采用