山西大學(xué)數(shù)字邏輯第四章

概述第

4章組合邏輯電路組合邏輯電路中的競爭冒險(xiǎn)加法器和數(shù)值比較器數(shù)據(jù)選擇器與數(shù)據(jù)分配器譯碼器編碼器組合邏輯電路的分析和設(shè)計(jì)方法本章小結(jié)主要要求：

掌握組合邏輯電路和時(shí)序邏輯電路的概念。

了解組合邏輯電路的特點(diǎn)與描述方法。4.1

概述一、組合邏輯電路的概念指任何時(shí)刻的輸出僅取決于該時(shí)刻輸入信號的組合，而與電路原有的狀態(tài)無關(guān)的電路。

數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為組合邏輯電路時(shí)序邏輯電路指任何時(shí)刻的輸出不僅取決于該時(shí)刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。二、組合邏輯電路的特點(diǎn)與描述方法組合邏輯電路的邏輯功能特點(diǎn)：沒有存儲和記憶作用。

組合電路的組成特點(diǎn)：

由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。主要要求：理解組合邏輯電路分析與設(shè)計(jì)的基本方法。熟練掌握邏輯功能的邏輯表達(dá)式、真值表、卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換。4.2

組合邏輯電路的

分析方法和設(shè)計(jì)方法4.2.1組合邏輯電路的基本分析方法分析思路：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。根據(jù)給定邏輯圖寫出輸出邏輯式，并進(jìn)行必要的化簡列真值表分析邏輯功能[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式ABCYY1YY1001010100111(3)分析邏輯功能(2)列邏輯函數(shù)真值表111011101001110010100000YCBA輸出輸入01010000111100001111根據(jù)異或功能可列出真值表如右表；也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析電路的常用方法。通過分析真值表特點(diǎn)來說明功能。

A、B、C三個(gè)輸入變量中，有奇數(shù)個(gè)1時(shí)，輸出為1，否則輸出為0。因此，圖示電路為三位判奇電路，又稱奇校驗(yàn)電路。0101001100111111

初學(xué)者一般從輸入向輸出逐級寫出各個(gè)門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個(gè)電路的輸出邏輯式。由Si表達(dá)式可知，當(dāng)輸入有奇數(shù)個(gè)1時(shí)，Si

=1，否則Si=0。[例]分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數(shù)式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi輸出輸入11110000由Ci-1表達(dá)式可畫出其卡諾圖為：11101000可列出真值表為(3)分析邏輯功能將兩個(gè)一位二進(jìn)制數(shù)Ai、Bi

與低位來的進(jìn)

位Ci-1相加，Si為本位和，Ci為向高位產(chǎn)生的

進(jìn)位。這種功能的電路稱為全加器。【例】分析如圖所示邏輯電路的功能。解：1.寫出邏輯表達(dá)式X=AY=((AB′)′(A′B)′)′Z=((AC′)′(A′C)′)′2.化簡邏輯表達(dá)式X=AY=((AB′)′(A′B)′)′Z=((AC′)′(A′C)′)′=AB′+A′B=AC′+A′C3.列出真值表

1

1

1

0

1

1

1

0

1

0

0

1

1

1

0

0

1

0

1

0

0

0

0

0

Z

Y

X

C

B

A0000111100111100010110104.確定邏輯功能X=AY=AB′+A′BZ=AC′+A′C這個(gè)電路邏輯功能是對輸入的二進(jìn)制碼求反碼。4.2.2組合邏輯電路的基本設(shè)計(jì)方法設(shè)計(jì)思路：基本步驟：分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。分析設(shè)計(jì)要求并列出真值表→求最簡輸出邏輯式→畫邏輯圖→工藝設(shè)計(jì)。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時(shí)取值0，何時(shí)取值1)

。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。下面通過例題學(xué)習(xí)如何設(shè)計(jì)組合邏輯電路

(一)單輸出組合邏輯電路設(shè)計(jì)舉例[例]設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實(shí)現(xiàn)。解：(1)分析設(shè)計(jì)要求，列出真值表設(shè)A、B、C

同意提案時(shí)取值為1，不同意時(shí)取值為0；Y表示表決結(jié)果，提案通過則取值為1，否則取值為0。可得真值表如右。A、B、C三人表決電路多數(shù)人同意，則提案通過，但A具有否決權(quán)111011101001110010100000YCBA輸出輸入0000000011111111110(2)化簡輸出函數(shù)Y=AC+ABABC0100011110

1

1

1

0

0

0

0

0用與非門實(shí)現(xiàn)，并求最簡與非式=((AC+AB)′)′=((AC)′·(AB)′)′(3)根據(jù)輸出邏輯式畫邏輯圖YABC[例]設(shè)計(jì)一個(gè)監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。

Y=((AC)′·(AB)′)′解：1.邏輯抽象輸入變量:紅（R）、黃（A）、綠（G）輸出變量：故障信號（Z）如果信號燈出現(xiàn)故障，Z為1RAGZR、A、G為1表示燈亮，為0表示燈滅；Z為1表示有故障，為0表示無故障。2.列出真值表輸入變量輸出RAGZ000100100100011110001011110111113.寫出邏輯表達(dá)式Z=R′A′G′+R′AG+RA′G+RAG′+RAG4.化簡邏輯式Z=R′A′G′+R′AG+RA′G+RAG′+RAG5.畫出電路圖BiAi輸入CiSi輸出相加的兩個(gè)數(shù)本位和向高位的進(jìn)位解：(2)

求最簡輸出函數(shù)式Ci

=Ai

Bi(3)

畫邏輯圖10110101011000111BiAi輸入CiSi輸出00[例]試設(shè)計(jì)半加器電路。將兩個(gè)

1位二進(jìn)制數(shù)相加，而不考慮低位進(jìn)位的運(yùn)算電路，稱為半加器。SiCiAiBi(1)分析設(shè)計(jì)要求，列真值表。

(二)多輸出組合邏輯電路設(shè)計(jì)舉例半加器電路能用與非門實(shí)現(xiàn)嗎？用與非門實(shí)現(xiàn)的半加器電路為AiBiSiCi1

iiiBAC=iiiiiB′ABA′S+=此式雖非最簡，但這樣可利用

Ci中的信號(AiBi)′

，省去實(shí)現(xiàn)

Ai′和

Bi′的兩個(gè)非門，從而使整體電路最簡?！纠磕郴疖囌居懈哞F、動(dòng)車和快車三種類型的客運(yùn)列車進(jìn)出，3個(gè)指示燈一、二、三號分別對應(yīng)高鐵、動(dòng)車和快車。列車的優(yōu)先級別依次為高鐵、動(dòng)車和快車。要求當(dāng)高鐵列車請求進(jìn)站時(shí)，無論其它兩種列車是否請求進(jìn)站，一號燈亮。當(dāng)高鐵沒有請求，動(dòng)車請求進(jìn)站時(shí)，無論快車是否請求，二號燈亮。當(dāng)高鐵和動(dòng)車均沒有請求，而快車有請求時(shí)，三號燈亮。試用兩輸入與非門和反相器設(shè)計(jì)指示列車等待進(jìn)站的邏輯電路。解：1.邏輯抽象輸入信號:

G、D、K分別為高鐵、動(dòng)車和快車的進(jìn)站請求信號，且有進(jìn)站請求時(shí)為1，沒有請求時(shí)為0。輸出信號:L0、L1、L2分別為3個(gè)指示燈的狀態(tài)，且燈亮為1，燈滅為0。2.列出真值表輸入輸出GDKL0L1L20000001××10001×0100010013.寫出邏輯表達(dá)式L0=G 4.轉(zhuǎn)換邏輯式（與非）L1=G′D L2=G′D′K L0=G L1=((G′D)′)′ L2=((((G′D′)′)′K

)′)′ 5.畫出電路圖

如前面所講的用數(shù)字電路實(shí)現(xiàn)的一些數(shù)學(xué)關(guān)系如：Y=X2，Y=2X+3等都是多輸出的組合邏輯電路。理解編碼的概念。

理解常用編碼器的類型、邏輯功能和使用方法。4.3常用若干組合邏輯電路4.3.1編碼器一、編碼器的概念與類型編碼將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過程。實(shí)現(xiàn)編碼功能的電路編碼器(即Encoder)

被編信號二進(jìn)制代碼編碼器編碼器二進(jìn)制編碼器二-十進(jìn)制編碼器

優(yōu)先編碼器

普通編碼器為什么要進(jìn)行編碼？為了節(jié)約計(jì)算機(jī)的資源。編碼器的輸入、輸出之間應(yīng)滿足如下關(guān)系：需要編碼的信息量二進(jìn)制數(shù)的位數(shù)二、二進(jìn)制編碼器由上式可列出真值表為原碼輸出1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入被編信號高電平有效。要求：輸入信號有8個(gè)，被編信號高電平有效，原碼輸出。用n位二進(jìn)制數(shù)碼對2n個(gè)輸入信號進(jìn)行編碼的電路。

二、二進(jìn)制編碼器Y0=(I′1·I′3·I′5·I′7)′Y2=(I′4·I′5·I′6·I′7)′Y1=(I′2·I′3·I′6·I′7)′I1I2I3I4I5I6I7Y0Y1Y23位二進(jìn)制編碼器由真值表得到表達(dá)式如下：畫電路圖I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310線

–4線編碼器原碼輸出10011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸入被編信號高電平有效三、二－十進(jìn)制編碼器【例】鍵盤輸入8421BCD碼編碼器代碼輸出使能標(biāo)志編碼輸入

輸入輸出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001邏輯功能表輸入低電平有效普通的編碼器存在的問題：每一時(shí)刻只有一個(gè)信息有效，當(dāng)輸入信息中出現(xiàn)不該出現(xiàn)的組合時(shí)，輸出混亂。優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上編碼信號。不過在設(shè)計(jì)編碼器時(shí)已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊(duì)，當(dāng)幾個(gè)輸入信號同時(shí)出現(xiàn)時(shí)，只對其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。為何要使用優(yōu)先編碼器？四、優(yōu)先編碼器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時(shí)輸入數(shù)個(gè)編碼信號，并只對其中優(yōu)先權(quán)最高的信號進(jìn)行編碼輸出的電路。普通編碼器在任何時(shí)刻只允許一個(gè)輸入端請求編碼，否則輸出發(fā)生混亂。以8線—3線優(yōu)先編碼器為例【例】74HC148——低電平有效的優(yōu)先編碼器芯片低電平有效圖4.3.38線－3線優(yōu)先編碼器74HC148的邏輯圖得到表達(dá)式為：為了擴(kuò)展電路的功能和增加使用的靈活性，在74HC148的邏輯電路中附加了由門G1、G2和G3組成的控制電路。(1)S′為選通輸入端，在S′=0時(shí)，編碼器才正常工作；而在S′=1時(shí)，所有的輸出均被封鎖為高電平。只有當(dāng)所有的編碼輸入端都是高電平（即沒有編碼輸入），而且S=1時(shí)，才是低電平。因此表示“電路工作，但無編碼輸入”。只要有任何一個(gè)編碼輸入端有低電平信號輸入，且S=1，即為低電平，因此的低電平信號表示“電路工作，而且有編碼輸入”。(2)(3)輸入輸出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110表4.3.2

74HC148的邏輯功能表

CT74LS147I′8I′1I′2I′3I′4I′5I′6I′7Y′0Y′1Y′2Y′3I′9二

-

十進(jìn)制優(yōu)先編碼器

CT74LS147

I′9=1，I′8=0時(shí)，不論I′0~I′7為0還是

1，電路只對I′8進(jìn)行編碼，輸出反碼0111。反碼輸出被編信號輸入，(省略了I′0)，低電平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y′0Y′1Y′2Y′3I′9I′8I′7I′6I′5I′4I′3I′2I′1輸出輸入

I′9=0時(shí)，不論其他I′i為0

還是1，電路只對I′9進(jìn)行編碼，輸出Y′3Y′2Y′1Y′0=0110，為反碼，其原碼為1001。111010×××××××01100××××××××1111111111111無編碼請求Y′3Y′2Y′1Y′0=1111依次類推CT74LS147I′8I′1I′2I′3I′4I′5I′6I′7Y′0Y′1Y′2Y′3I′9被編信號優(yōu)先級別從高到低依次為

I′9、I′8、I′7、I′6、I′5、I′4、I′3、I′2、I′1和I′0。輸出為BCD碼的反碼。主要要求：

理解譯碼的概念。

掌握二進(jìn)制譯碼器CT74HC138的邏輯功能和使用方法。4.3.2

譯碼器

理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的方法。一、譯碼的概念與類型

譯碼是編碼的逆過程。

將表示特定意義信息的二進(jìn)制代碼翻譯出來。實(shí)現(xiàn)譯碼功能的電路

譯碼器(即Decoder)

二進(jìn)制代碼

與輸入代碼對應(yīng)的特定信息

譯碼器譯碼器二進(jìn)制譯碼器二-十進(jìn)制譯碼器

數(shù)碼顯示譯碼器通用譯碼器為什么要進(jìn)行譯碼？為了節(jié)約計(jì)算機(jī)或CPU的資源。二、二進(jìn)制譯碼器將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號的電路。n位

二進(jìn)制代碼

2n位

譯碼輸出二進(jìn)制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y′3Y′2Y′1Y′0A0A1譯碼輸入0000譯碼輸出低電平有效譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出011111101101110110111000Y′3Y′2Y′1Y′0A0A1譯碼輸入0000(一)

3線－8線譯碼器Y′0=(A′2A′1A′0)′=m′0Y′1=(A′2A′1A0)′=m′1Y′2=(A′2A1A′0)′=m′2Y′3=(A′2A1A0)′=m′3Y′4=(A2A′1A′0)′=m′4Y′5=(A2A′1A0)′=m′5Y′6=(A2A1A′0)′=m′6Y′7=(A2A1A0)′=m′70111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y′7Y′6Y′5Y′4Y′3Y′2Y′1Y′0A0A1A2S′2+S′3S1輸出輸入CT74HC138

真值表用與非門構(gòu)成的3線—8線譯碼器

(二)

3線－8線譯碼器CT74HC138簡介CT74HC138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′0Y′1Y′2Y′3Y′4Y′5Y′6Y′7邏輯功能示意圖

3位二進(jìn)制碼輸入端8個(gè)譯碼輸出端低電平有效。使能端S1高電平有效，

S′2、S′3低電平有效，即當(dāng)S1=1，

S′2=S′3=0時(shí)譯碼，否則禁止譯碼。0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y′7Y′6Y′5Y′4Y′3Y′2Y′1Y′0A0A1A2S′2+S′3S1輸出輸入CT74HC138

真值表允許譯碼器工作禁止譯碼Y′7~Y′0由輸入二進(jìn)制碼A2、A1、A0的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數(shù)式Y(jié)′0=(A′2A′1A′0)′=m′0Y′1=(A′2A′1A0)′=m′1Y′2=(A′2A1A′0)′=m′2Y′3=(A′2A1A0)′=m′3Y′4=(A2A′1A′0)′=m′4Y′5=(A2A′1A0)′=m′5Y′6=(A2A1A′0)′=m′6Y′7=(A2A1A0)′=m′700001000Y′0=(A′2A′1A′0)′=m′0Y′1=(A′2A′1A0)′=m′1二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。其輸出端能提供輸入變量的全部最小項(xiàng)。

【例】試用兩片3線—8線譯碼器74HC138組成4線—16線譯碼器，將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個(gè)獨(dú)立的低電平信號。D3=0×D3=1×圖4.3.11二－十進(jìn)制譯碼器74HC42返回二、二－十進(jìn)制譯碼器將BCD碼的十組代碼譯成0~9十個(gè)對應(yīng)輸出信號的電路，又稱4線–10線譯碼器。8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。10個(gè)譯碼輸出端，低電平0有效。4線-10線譯碼器CT74HC42邏輯示意圖Y′1Y′0Y′3Y′4Y′2Y′5Y′6Y′7Y′8Y′9A0A1A2CT74HC42A3YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動(dòng)器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga三、數(shù)碼顯示譯碼器

將輸入的BCD碼譯成相應(yīng)輸出信號，以驅(qū)動(dòng)顯示器顯示出相應(yīng)數(shù)字的電路。(一)

數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動(dòng)器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字0001(二)數(shù)碼顯示器簡介數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。1.七段半導(dǎo)體數(shù)碼顯示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。顯示的數(shù)字形式發(fā)光原理顯示結(jié)構(gòu)字型主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠性高、響應(yīng)速度快、壽命長和亮度高等。

主要缺點(diǎn)：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。

a~g和DP為高電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。

共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。RR共陽極共陰極圖4.3.12半導(dǎo)體數(shù)碼管BS201A

（a）外形圖（b）等效電路返回即液態(tài)晶體2.液晶顯示器(LCD)液晶顯示原理：無外加電場作用時(shí)，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當(dāng)在相應(yīng)字段的電極上加電壓時(shí)，液晶中的導(dǎo)電正離子作定向運(yùn)動(dòng)，在運(yùn)動(dòng)過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應(yīng)的數(shù)字。當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。abcdefgDPagfCOMbcedCOMDP顯示結(jié)構(gòu)字型發(fā)光原理圖4.3.13液晶顯示器的結(jié)構(gòu)及符號

（a）未加電場時(shí)（b）加電場以后（c）符號返回圖4.3.14用異或門驅(qū)動(dòng)液晶顯示器

（a）電路（b）電壓波形主要優(yōu)點(diǎn)：工作電壓低，功耗極小。主要缺點(diǎn)：顯示欠清晰，響應(yīng)速度慢。

（三）、BCD—七段顯示譯碼器

半導(dǎo)體數(shù)碼管和液晶顯示器都可以用TTL或CMOS集成電路直接驅(qū)動(dòng)。為此，就需要使用顯示譯碼器將BCD代碼譯成數(shù)碼管所需要的驅(qū)動(dòng)信號，以便使數(shù)碼管用十進(jìn)制數(shù)字顯示出BCD代碼所表示的數(shù)值。舉例說明輸入為8421BCD碼，用A3、A2、A1、A0表示輸出用Ya、Yb、Yc、Yd、Ye、Yf、Yg表示半導(dǎo)體數(shù)碼管為共陰極接法。表4.3.7

BCD—七段顯示譯碼器的真值表圖4.3.15BCD－七段顯示譯碼器的卡諾圖圖4.3.16BCD－七段顯示譯碼器7448的邏輯圖附加控制電路用于擴(kuò)展電路功能。燈測試輸入：滅零輸入：滅燈輸入/滅零輸出：當(dāng)時(shí)，驅(qū)動(dòng)數(shù)碼管的七段同時(shí)點(diǎn)亮，以檢查該數(shù)碼管各段能否正常發(fā)光。平時(shí)應(yīng)置為高電平。目的：為了能把不希望顯示的零熄滅。使可使本來應(yīng)該顯示的0熄滅。

這是一個(gè)雙功能的輸入/輸出端，作為輸入時(shí)，稱滅燈輸入控制端。只要，數(shù)碼管熄滅；作為輸出端使用時(shí)，稱滅零輸出端，只有當(dāng)A3=A2=A1=A0=0，而且有滅零輸入信號（）時(shí)，才會(huì)給出低電平。因此，表示譯碼器已將本來應(yīng)該顯示的零熄滅了。4線–7段譯碼器/

驅(qū)動(dòng)器CC14547的邏輯功能示意圖CC14547BIDCBABI′YgYfYeYdYcYbYa消隱控制端，低電平有效。8421碼輸入端譯碼驅(qū)動(dòng)輸出端，高電平有效。CC14547的邏輯功能簡介′4線-7段譯碼器/驅(qū)動(dòng)器CC14547真值表消隱000000001111消隱000000001111消隱000000010111消隱000000000111消隱000000011011消隱0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隱0000000××××0YgYfYeYdYcYbYaABCDBI′數(shù)字顯示輸出輸入4線-7段譯碼器/

驅(qū)動(dòng)器CC14547的邏輯功能示意圖CC14547BIDCBABI′YgYfYeYdYcYbYa0000000××××0消隱1111111111111111011101111011001111010101消隱消隱消隱消隱消隱消隱987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允許數(shù)碼顯示偽碼相應(yīng)端口輸出有效電平1，使顯示相應(yīng)數(shù)字。輸入BCD碼agfbc禁止數(shù)碼顯示數(shù)碼顯示器結(jié)構(gòu)及譯碼顯示原理演示圖4.3.18用7448驅(qū)動(dòng)BS201的連接方法返回用7448驅(qū)動(dòng)共陰極的半導(dǎo)體數(shù)碼管的接法圖4.3.19有滅零控制的8位數(shù)碼顯示系統(tǒng)返回有滅零控制的多位數(shù)碼顯示系統(tǒng)的連接方法四、

用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項(xiàng)，而任何組合邏輯函數(shù)都可以變換為最小項(xiàng)之和的標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門電路可實(shí)現(xiàn)任何組合邏輯函數(shù)。當(dāng)譯碼器輸出低電平有效時(shí)，多選用與非門；譯碼器輸出高電平有效時(shí)，多選用或門。由于有A、B、C三個(gè)變量，故選用3線

-8線譯碼器。解：(1)

根據(jù)邏輯函數(shù)選擇譯碼器[例]試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)選用3線-8線譯碼器CT74HC138，并令A(yù)2=A，A1=B，A0=C。(2)

將函數(shù)式變換為標(biāo)準(zhǔn)與-

或式(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路ABCYY′1Y′0Y′3Y′4Y′2Y′5Y′6Y′71S1S′2S′3A0A1A2CT74HC138(4)畫連線圖Y&CT74HC138輸出低電平有效，，i=0~7因此，將Y函數(shù)式變換為采用5輸入與非門，其輸入取自Y′1、Y′3、Y′5、Y′6和Y′7。[例]試用譯碼器實(shí)現(xiàn)全加器。解：(1)分析設(shè)計(jì)要求，列出真值表設(shè)被加數(shù)為Ai

，加數(shù)為Bi

，低位進(jìn)位數(shù)為Ci-1。輸出本位和為Si

，向高位的進(jìn)位數(shù)為Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入(3)選擇譯碼器選用3線–8線譯碼器CT74HC138。并令A(yù)2=Ai，A1=Bi，A0=Ci-1。(2)根據(jù)真值表寫函數(shù)式Y(jié)′1Y′0Y′3Y′4Y′2Y′5Y′6Y′71S1S′2S′3AiSiCi-1A0A1A2CT74HC138CiBi(4)根據(jù)譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖Ci&Si&CT74HC138輸出低電平有效，，i=0~7因此，將函數(shù)式變換為CT74HC138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′0Y′1Y′2Y′3Y′4Y′5Y′6Y′7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′8Y′9Y′10Y′11Y′12Y′13Y′14Y′15A2A1A0E′A31(三)譯碼器的擴(kuò)展

A3A2A1A0低位片高位片五、譯碼器的擴(kuò)展

例如兩片CT74HC138

組成的4線–

16

線譯碼器。16個(gè)譯碼輸出端4位二進(jìn)制碼輸入端低3位碼從各譯碼器的碼輸入端輸入。A2A1A0A2A1A0A2A1A0S11S′2A3S1S′3S′3S′2E′高位碼A3與高位片STA端和低位片ST′B端相連，因此，A3=0時(shí)低位片工作，A3=1時(shí)高位片工作。S1不用，應(yīng)接有效電平1。作4線–16線譯碼器使能端，低電平有效。CT74HC138組成的4線–

16線譯碼器工作原理

E′

=1時(shí)，兩個(gè)譯碼器都不工作，輸出Y′0~Y′15都為高電平1。CT74HC138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′0Y′1Y′2Y′3Y′4Y′5Y′6Y′7CT74HC138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S′3S′2S1Y′8Y′9Y′10Y′11Y′12Y′13Y′14Y′15A2A1A0E′A31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0S11S′2A3S1(1)A3=0時(shí)，高位片不工作，低位片工作，譯出與輸入0000~0111分別對應(yīng)的8個(gè)輸出信號Y′0~Y′7。(2)A3=1時(shí)，低位片不工作，高位片工作，譯出與輸入1000~1111分別對應(yīng)的

8

個(gè)輸出信號

Y′8~

Y′15。

E′

=0時(shí)，允許譯碼。主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路的方法。4.4

數(shù)據(jù)選擇器和數(shù)據(jù)分配器

D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關(guān)。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。

數(shù)據(jù)選擇器的輸入信號個(gè)數(shù)N與地址碼個(gè)數(shù)n的關(guān)系為

N=2n多到一的數(shù)字開關(guān)數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數(shù)據(jù)分配器工作示意圖A1A0一路輸入多路輸出地址碼輸入10Y1=DD一到多的數(shù)字開關(guān)二、數(shù)據(jù)選擇器的設(shè)計(jì)4選1數(shù)據(jù)選擇器真值表D′3D311D′2D201D′1D110D′0D000Y′YA0A1輸出輸入電路圖如下一頁所示。還可以加入片選信號S′圖4.3.21雙4選1數(shù)據(jù)選擇器74HC153雙4選1數(shù)據(jù)選擇器介紹地址端共用；數(shù)據(jù)輸入和輸出端各自獨(dú)立；片選信號獨(dú)立。[例]試用兩個(gè)帶附加控制端的4選1數(shù)據(jù)選擇器組成一個(gè)8選1數(shù)據(jù)選擇器。三、數(shù)據(jù)選擇器的邏輯功能及其使用1.

8選1數(shù)據(jù)選擇器CT74HC151CT74HC151SA2A1A0D0D7D6D5D4D3D2D1S′YY′CT74HC151的邏輯功能示意圖8路數(shù)據(jù)輸入端地址信號輸入端互補(bǔ)輸出端使能端，低電平有效CT74HC151SA2A1A0D0D7D6D5D4D3D2D1S′YY′CT74HC151邏輯功能示意圖S′=

1

時(shí)禁止數(shù)據(jù)選擇器工作

S′=

0

時(shí)，數(shù)據(jù)選擇器工作。選擇哪一路信號輸出由地址碼決定。8選1數(shù)據(jù)選擇器CT74HC151真值表D′7D71110D′6D60110D′5D51010D′4D40010D′3D31100D′2D20100D′1D11000D′0D0000010×××1Y′YA0A1A2S′輸出輸入因?yàn)槿鬉2A1A0=000，則因?yàn)槿鬉2A1A0=010，則Y=D0Y=D2D′7D71110D′6D60110D′5D51010D′4D40010D′3D31100D′2D20100D′1D11000D′0D0000010×××1Y′YA0A1A2S′輸出輸入CT74HC151輸出函數(shù)表達(dá)式1000000000100000Y=A′2A′1A′0D0

+A2A′1A′0D1

+

A′2A1A′0D2+A2A′1A0D3+

A2A′1A′0D4+A2A′1A0D5+

A2A1A′0D6+A2A1A0D7Y=A′2A′1A′0D0+A′2A′1A0D1

+

A′2A1A′0D2+A′2A1A0D3+

A2A′1A′0D4+A2A′1A0D5+

A2A1A′0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D72.雙4選1數(shù)據(jù)選擇器CC14539CC145391SA1A01D01D31D21D11S′1Y2Y雙4選1數(shù)據(jù)選擇器CC14539邏輯功能示意圖2D02D32D22D12S2S′兩個(gè)數(shù)據(jù)選擇器的公共地址輸入端。數(shù)據(jù)選擇器1的輸出數(shù)據(jù)選擇器1的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的輸出內(nèi)含兩個(gè)相同的

4選1數(shù)據(jù)選擇器。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A1輸出輸入CC14539數(shù)據(jù)選擇器1真值表1D01D11D21D31S′使能端低電平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1數(shù)據(jù)選擇器2的邏輯功能同理。

1S'=1時(shí)，禁止數(shù)據(jù)選擇器工作，輸出1Y=0。

1S'=0時(shí)，數(shù)據(jù)選擇器工作。輸出哪一路數(shù)據(jù)由地址碼A1A0決定。

CC14539數(shù)據(jù)選擇器輸出函數(shù)式1Y=A′1A′01D0+A′1A01D1+A1A′01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A′1A′02D0+A′1A02D1+A1A′02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D3由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3當(dāng)D0=D1=D2=D3=1時(shí)，Y=m0+m1+m2+m3。當(dāng)D0~D3為0、1的不同組合時(shí)，Y可輸出不同的最小項(xiàng)表達(dá)式。而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)。四、用數(shù)據(jù)選擇器實(shí)現(xiàn)多種組合邏輯功能1、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)1、變量個(gè)數(shù)=地址選擇端的端數(shù)2、變量個(gè)數(shù)>地址選擇端的端數(shù)分以下兩種情況：

CT74LS151有

A2、A1

、A0三個(gè)地址輸入端，正好用以輸入三變量A、B、C。[例]試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)

Y=AB+AC+BC。該題可用代數(shù)法或卡諾圖法求解。Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74HC151。代數(shù)法求解解：(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式Y(jié)=AB+AC+BC=A′BC+AB′C+ABC′

+ABC(3)

寫出數(shù)據(jù)選擇器的輸出表達(dá)式

YA=A′2A′1A′0D0+A′2A′1A0D1+A′2A1A′0D2+A′2A1A0D3+

A2A′1A′0D4+A2A′1A0D5+A2A1A′0D6+A2A1A0D7(4)比較

Y和

YA兩式中最小項(xiàng)的對應(yīng)關(guān)系(1)選擇數(shù)據(jù)選擇器令A(yù)=A2，B=A1，C=A0則YA=A′B′C′D0+A′B′CD1+A′BC′D2+A′BCD3+

AB′C′D4+AB′CD5+ABC′D6+ABCD7A′BCABCABC′AB′CA′BCAB′CABC′ABC+++

為使Y=YA，應(yīng)令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)畫連線圖CT74HC151A2A1A0D0D7D6D5D4D3D2D1S′YY′ABC1即可得輸出函數(shù)D0D2D1D4D7D6D5D31(1)選擇數(shù)據(jù)選擇器選用CT74HC151(2)畫出

Y和數(shù)據(jù)選擇器輸出

YA的卡諾圖(3)比較邏輯函數(shù)

Y

和

YA的卡諾圖設(shè)Y=YA、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6D7D5D3D0D1D2D4YA

的卡諾圖1

1

1

1

D6D7D5D3卡諾圖法求解解：與代數(shù)法所得圖相同主要要求：

理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。4.5加法器和數(shù)值比較器

一、加法器

(一)

加法器基本單元半加器

HalfAdder，簡稱HA。它只將兩個(gè)1位二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。1011010101100000CiSiBiAi輸出輸入AiBiSiCiCO∑全加器

FullAdder，簡稱FA。能將本位的兩個(gè)二進(jìn)制數(shù)和鄰低位來的進(jìn)位數(shù)進(jìn)行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入AiBiSiCiCO∑CICi-1

(二)

多位加法器實(shí)現(xiàn)多位加法運(yùn)算的電路其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。串行進(jìn)位加法器超前進(jìn)位加法器串行進(jìn)位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入低位的進(jìn)位輸出CO依次加到相鄰高位的進(jìn)位輸入端CI

。相加結(jié)果讀數(shù)為

C3S3S2S1S0和數(shù)進(jìn)位數(shù)超前進(jìn)位加法器舉例：CT74LS283相加結(jié)果讀數(shù)為C3S3S2S1S04位二進(jìn)制加數(shù)B輸入端4位二進(jìn)制加數(shù)A輸入端低位片進(jìn)位輸入端本位和輸出端向高位片的進(jìn)位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283邏輯符號全加器除了作二進(jìn)制加法外，還可以做乘法運(yùn)算、碼制變換、及實(shí)現(xiàn)8421BCD碼的加法運(yùn)算等。如果能將要產(chǎn)生的邏輯函數(shù)能化成輸入變量與輸入變量相加，或者輸入變量與常量相加，則用加法器實(shí)現(xiàn)這樣邏輯功能的電路常常是比較簡單。（三）用加法器設(shè)計(jì)組合邏輯電路例1:試用一位全加器完成二進(jìn)制乘法功能以兩個(gè)兩位二進(jìn)制數(shù)相乘為例:A=A1A0B=B1B0P=AB=A1A0×B1B0P0=A0B0P1=A1B0+A0B1P2=A1B1+

C1P3=

C2P1不能用與或門實(shí)現(xiàn)，與或門不可能產(chǎn)生進(jìn)位位。C1

為A1B0+A0B1的進(jìn)位位。C2為A1B1+C1的進(jìn)位位?！罙1A0B1B0A1B0A0B0A0B1A1B1C1C2+P0P1P2P3思考:為什么片1的Ci

、片2的B要接地?P0=A0B0P1=A1B0+A0B1P2=A1B1+

C1P3=

C2ΣABCICOΣABCICOC1

為A1B0+A0B1的進(jìn)位位。C2為A1B1+C1的進(jìn)位位。例2.將BCD的8421碼轉(zhuǎn)換為余3碼輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，則故實(shí)現(xiàn)的電路如圖所示例3：采用四位全加器將5421BCD碼轉(zhuǎn)換為2421碼解：其真值表如右表所示，則故實(shí)現(xiàn)的電路如圖所示00DD0123+=DCBAYYYYD31112109842101100100010100101011101001001010100000000ABCD輸出（2421）輸入（5421）1100011111111011001111010010010010000000Y0Y1Y2Y3314151312114210例4:用四位全加器實(shí)現(xiàn)兩個(gè)8421BCD碼加法運(yùn)算解:①8421BCD碼是4位二進(jìn)制代碼組成，兩個(gè)8421BCD碼相加所表示的1位十進(jìn)制相加之和只可能在0-19(=9+9+1)之間。②兩位8421碼和的本位最高輸出只能是1001，超過1001必須向高位進(jìn)位。因此，不能直接用4位全加器實(shí)現(xiàn)兩個(gè)8421碼相加。③需要分析“8421碼相加”和“二進(jìn)制相加”的特點(diǎn)。十進(jìn)制數(shù)8421碼十進(jìn)制數(shù)相加“和數(shù)”1011010010100001001110110010010100000000S1S2S3二進(jìn)制數(shù)相加的“和數(shù)”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000進(jìn)位Co進(jìn)位F☆當(dāng)“和數(shù)”位于(0-9)時(shí)，與兩個(gè)4位二進(jìn)制相加結(jié)果相同

0111是8421BCD碼的7,結(jié)果正確?！町?dāng)相加之和(10-15)相加結(jié)果錯(cuò)誤，需加6修正。1101在8421BCD碼中是非法碼。產(chǎn)生進(jìn)位，本位和正確?！钕嗉又停?6-19）產(chǎn)生進(jìn)位，且結(jié)果錯(cuò)誤，需加6修正本位和不是7而是1,結(jié)果錯(cuò)誤。結(jié)果正確分析產(chǎn)生錯(cuò)誤的原因：8421BCD碼是逢十進(jìn)一，四位二進(jìn)制是逢十六進(jìn)一，兩者進(jìn)位關(guān)系不同，其中恰好相差6,因此需加6修正。★電路設(shè)計(jì)設(shè)計(jì)兩個(gè)一位8421BCD碼加法電路應(yīng)由三部分組成。1、實(shí)現(xiàn)兩個(gè)一位8421BCD加法電路2、產(chǎn)生修正控制信號F3、完成加6修正加6修正結(jié)果正確加0修正結(jié)果錯(cuò)誤8421輸入8421輸入四位全加器8421輸出四位全加器修正控制信號

故修正電路應(yīng)含一個(gè)判9電路，當(dāng)和數(shù)大于9時(shí)對結(jié)果加0110，小于等于9時(shí)加0000。

十進(jìn)制數(shù)8421碼十進(jìn)制數(shù)相加“和數(shù)”1011010010100001001110110010010100000000S1S2S3二進(jìn)制數(shù)相加的“和數(shù)”S01100000110011110011010100010010010000000S0S1S2S3389765421001101110110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000進(jìn)