電子設(shè)計(jì)自動(dòng)化綜合

電子設(shè)計(jì)自動(dòng)化綜合1第一頁(yè)，共七十五頁(yè)，2022年，8月28日本章目錄

1.綜合的概念4.

綜合控制流程綜合的任務(wù)?基本的綜合流程綜合的層次?定義設(shè)計(jì)環(huán)境Y圖?設(shè)置設(shè)計(jì)約束

2.綜合工具流程

3.關(guān)鍵技術(shù)展平優(yōu)化時(shí)序邏輯優(yōu)化

組合邏輯優(yōu)化工藝映射RTL描述的可綜合性

2第二頁(yè)，共七十五頁(yè)，2022年，8月28日.Top-down設(shè)計(jì)流程

行為描述高層次綜合RTL描述邏輯綜合網(wǎng)表、邏輯圖布局布線版圖數(shù)據(jù)ASICICFPGA3第三頁(yè)，共七十五頁(yè)，2022年，8月28日1.綜合的概念綜合（Synthesis）

可以定義為是將設(shè)計(jì)的較高抽象層次描述轉(zhuǎn)換成較低抽象層次描述的過(guò)程。

綜合的任務(wù)：由描述數(shù)字系統(tǒng)行為的HDL,根據(jù)系統(tǒng)對(duì)硬件的功能及性能要求,在一個(gè)包含眾多結(jié)構(gòu)、功能性能均已知的邏輯元件的邏輯單元庫(kù)的支持下，找出一個(gè)合適的硬件結(jié)構(gòu)來(lái)實(shí)現(xiàn)(一般是指由EDA工具自動(dòng)生成)4第四頁(yè)，共七十五頁(yè)，2022年，8月28日1.綜合的概念綜合的層次

高層次綜合（highlevelsynthesis）

從算法級(jí)行為描述—>RTL結(jié)構(gòu)描述邏輯綜合(designsynthesis)

從RTL（DataFlow）行為級(jí)描述—>邏輯網(wǎng)表

版圖綜合(layoutsynthesis)

一般指預(yù)布局(floorplanning)

5第五頁(yè)，共七十五頁(yè)，2022年，8月28日Y圖

BehavioralStructurearithmeticRTLDataflowPhysicalDesignSynthesis邏輯綜合HighlevelSynthesis6第六頁(yè)，共七十五頁(yè)，2022年，8月28日

例1.

不同RTL描述得到同一種電路結(jié)構(gòu):數(shù)‘1’電路architectureALGORITHMICofONE_CNTisbeginprocess(A) veriableNUM:INTERGERrange0to3;begin NUM:=0; forIin0to2loop; ifA(I)=‘1’then NUN:=NUM+1; endif; endloop;C1

C0 caseNUMis when0=>C<=“00”; when1=>C<=“01”; when2=>C<=“10”; when3=>C<=“11”; endcase;endprocess;endALGORITHMIC;

算法描述真值表--TruthTable:-----------------------------------|A2A1A0|C1C0|-------------------------------|000|00|--|001|01|--|010|01|--|011|10|--|100|01|--|101|10|--|110|10|--|111|11|-----------------------------7第七頁(yè)，共七十五頁(yè)，2022年，8月28日數(shù)據(jù)流模型結(jié)構(gòu)化設(shè)計(jì)層次architectureDATA_FLOWofONES_CNTisbeingC1<=(A(1)andA(0))or(A(2)andA(0))or(A(2)andA(1))C0<=(A(2)andnotA(1)andnotA(0))or(notA(2)andnotA(1)andnotA(0))or(A(2)andA(1)andA(0))or(notA(2)andnotA(1)andA(0));endDATA_FLOW;architectureMACROofONE_CNTisbeingC(1)<=MAJ3(A);C(0)<=OPAR3(A);endMACRO;

ONES_CNT

MAJ3OPAR3AND2OR3AND3INVOR48第八頁(yè)，共七十五頁(yè)，2022年，8月28日architectureMUXofONES_CNTisbeginprocess(A)begincaseAiswhen"000"=>C<="00";when"001"|"010"|"100"=>C<="01";when"011"|"101"|"110"=>C<="10";when"111"=>C<="11";whenothers=>null;endcase;endprocess;endMUX; （C）MUXMUX結(jié)構(gòu)9第九頁(yè)，共七十五頁(yè)，2022年，8月28日C1<=(A(1)andA(0))or(A(2)andA(0))or(A(2)andA(1))C0<=(A(2)andnotA(1)andnotA(0))or(notA(2)andA(1)andnotA(0))or(A(2)andA(1)andA(0))or(notA(2)andnotA(1)andA(0));C1<=(A1?A0)+(A2?A0)+(A2?A1)C0<=(A2?A1?A0)+(A2?A1?A0)+

(A2?A1?A0)+(A2?A1?A0);

10第十頁(yè)，共七十五頁(yè)，2022年，8月28日G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012個(gè)倒向器、7個(gè)與非門（4個(gè)3端口）、2個(gè)或非門11第十一頁(yè)，共七十五頁(yè)，2022年，8月28日綜合后的邏輯圖VHDLDesignRepresentationandSynthesisSynopsys綜合工具,LSI10k庫(kù)，9個(gè)單元，最長(zhǎng)路徑4.98ns5個(gè)倒相器、3個(gè)4端口與或非門12第十二頁(yè)，共七十五頁(yè)，2022年，8月28日13第十三頁(yè)，共七十五頁(yè)，2022年，8月28日例2.不同RTL描述得到不同電路結(jié)構(gòu):4位加法器

entityadderis

port：（a，b：inintegerrange0to3；y：outintegerrange0to3）；end；

算法級(jí)1Architecturebehv1ofadderisbeginprocess（a，b）beginy=a+b；endprocess；endbehv1；14第十四頁(yè)，共七十五頁(yè)，2022年，8月28日算法級(jí)2Architecturebehv2ofadderisSignalS:stand_logic_vector(Ndownto0);beginS<=(‘0’&a)+b+cin;Sum<=S(N-1downto0);Cout<=S(N);endbehv2；N是一個(gè)類屬參數(shù)，具有通用性(p259)邊連接符15第十五頁(yè)，共七十五頁(yè)，2022年，8月28日

MotorolaHDC庫(kù)Synopsys綜合工具。邊P259VHDL設(shè)計(jì)電子線路16第十六頁(yè)，共七十五頁(yè)，2022年，8月28日一位加法器17第十七頁(yè)，共七十五頁(yè)，2022年，8月28日RTL（1）—行波進(jìn)位加法器（Ripplecarryadder）architecturestrucofadderissignalC:std_logic_vector(4downto0);beginprocess(a,b,cin,c)beginC(0)<=Cin;foriin0to3loopSum(i)<=a(i)xorb(i)xorC(i);C(i+1)<=(a(i)andb(i))or(C(i)and(a(i)orb(i)));endloop;Cout<=C(4);endprocess;endstruc;18第十八頁(yè)，共七十五頁(yè)，2022年，8月28日面積最小、速度最慢。邊29319第十九頁(yè)，共七十五頁(yè)，2022年，8月28日20第二十頁(yè)，共七十五頁(yè)，2022年，8月28日RTL（2）—先行進(jìn)位加法器（carrylookforwardadder）

P(i)=(A(i)

B(i))－進(jìn)位傳輸信號(hào)

G(i)=A(i)?

B(i)－進(jìn)位產(chǎn)生信號(hào)

C1=G1+P1?

C0C2=G2+P2?

G1+P2?

P1

?

C0=G2+P2?

(C1)C3=G3+P3?G2+P3?P2?G1+P3?P2?P1?(C0)=

G3+P3?(C2)

C4=G4+P4?(C3)S1=P0C0S2=P1C1S3=P2C2S4=P3C3王永軍P131，數(shù)字邏輯與數(shù)字系統(tǒng)

++++++Ci=G(i)+P(i)Ci-1Si=Ci-1+P(i)21第二十一頁(yè)，共七十五頁(yè)，2022年，8月28日

先行進(jìn)位C-out及S和的產(chǎn)生P(i)Ci-1S(i)22第二十二頁(yè)，共七十五頁(yè)，2022年，8月28日23第二十三頁(yè)，共七十五頁(yè)，2022年，8月28日邊29224第二十四頁(yè)，共七十五頁(yè)，2022年，8月28日速度面積（4）（2）（1）同一個(gè)算法級(jí)描述，可以有不同RTL描述，綜合后得到不同要求的硬件。行波超前（3）先行25第二十五頁(yè)，共七十五頁(yè)，2022年，8月28日2.綜合工具流程根據(jù)VHDL源碼產(chǎn)生一個(gè)與實(shí)現(xiàn)技術(shù)無(wú)關(guān)的通用原理圖(genericschematic)根據(jù)設(shè)計(jì)要求執(zhí)行優(yōu)化（optimization）算法,化簡(jiǎn)狀態(tài)和布爾方程(邏輯綜合)按半導(dǎo)體工藝要求,采用相應(yīng)的工藝庫(kù),把優(yōu)化的布爾描述映射（mapping）到實(shí)際的邏輯電路網(wǎng)表26第二十六頁(yè)，共七十五頁(yè)，2022年，8月28日

平RTL描述展優(yōu)化(面積、時(shí)間）映射網(wǎng)表未優(yōu)化布爾式優(yōu)化布爾式綜合工具流程約束文件—script工藝庫(kù)——Library27第二十七頁(yè)，共七十五頁(yè)，2022年，8月28日綜合工具

RTLDescriptionTechnologyLibraryConstraints(Area,Time)Gate

ReportLevelNetlistSynthesis28第二十八頁(yè)，共七十五頁(yè)，2022年，8月28日3.關(guān)鍵技術(shù)展平

組合邏輯元件：如果進(jìn)程對(duì)讀取的所有信號(hào)都敏感（即進(jìn)程的信號(hào)敏感表中包含讀取的所有信號(hào)），則此進(jìn)程稱組合進(jìn)程AiBiCiCi=AiandBi

11110001000029第二十九頁(yè)，共七十五頁(yè)，2022年，8月28日

展平(續(xù))

R—S觸發(fā)器ProcessBegin

if（Ｒ=1andS=0）thenQn<=‘0’;Qnb<=‘1’;elsif(R=0andS=1)then

Qn<=‘1’;Qnb=‘0’;elsif(R=0andS=0)then

Qn=Qn-1;endif;不完整賦值語(yǔ)句Endprocess

RSQn10001100Qn-111不允許30第三十頁(yè)，共七十五頁(yè)，2022年，8月28日

R=1，S=1時(shí)；Qn、Qn同時(shí)為0，這與RS觸發(fā)器定義同時(shí)有Qn和Qn態(tài)相矛盾，而且當(dāng)R=0，S=0再出現(xiàn)時(shí)不會(huì)保持，而會(huì)發(fā)生振蕩，因而不允許R=1，S=1情況出現(xiàn)。要在電路前端采取措施避免這種情況產(chǎn)生。

RSQnQn1001011000Qn-1Qn-11100RQsQ31第三十一頁(yè)，共七十五頁(yè)，2022年，8月28日

鎖存器：

從不完整的非同步賦值語(yǔ)句中能夠綜合出鎖存器。電平敏感。>yLatchclkaPROCESS(clk,a)PROCESS(clk,a)32第三十二頁(yè)，共七十五頁(yè)，2022年，8月28日ClkAb

YClkAb

YClkClkClk

Y33第三十三頁(yè)，共七十五頁(yè)，2022年，8月28日clkab>yLatch34第三十四頁(yè)，共七十五頁(yè)，2022年，8月28日?展平(續(xù))

時(shí)序邏輯

根據(jù)VHDL原碼產(chǎn)生一個(gè)與實(shí)現(xiàn)技術(shù)無(wú)關(guān)的通用原理圖(genericschematic)

可以綜合的只是VHDL的子集(尚未標(biāo)準(zhǔn)化)

其中,基本的時(shí)序元件包括:

R—S觸發(fā)器鎖存器--Latch

觸發(fā)器--Trigger

35第三十五頁(yè)，共七十五頁(yè)，2022年，8月28日

觸發(fā)器:

邊緣敏感觸發(fā)器為同步操作時(shí)序邏輯元件，其輸出由輸入時(shí)鐘所規(guī)定時(shí)刻的數(shù)據(jù)輸入確定,可想象為對(duì)數(shù)據(jù)的采樣控制。

a.每一個(gè)同步賦值的信號(hào)對(duì)應(yīng)一個(gè)觸發(fā)器

b.每個(gè)進(jìn)程只允許有一個(gè)時(shí)鐘

c.最基本的觸發(fā)器為D觸發(fā)器,其形式為帶時(shí)鐘控制的簡(jiǎn)單賦值語(yǔ)句,且數(shù)據(jù)輸出由時(shí)鐘觸發(fā)36第三十六頁(yè)，共七十五頁(yè)，2022年，8月28日D觸發(fā)器

architectureRTLofDRegisterisbeginprocess（clk）

beginifclk’eventandclk=“1”thenQ<=DendifendprocessendRTL；clk>DQQD37第三十七頁(yè)，共七十五頁(yè)，2022年，8月28日

優(yōu)化時(shí)序優(yōu)化—狀態(tài)優(yōu)化狀態(tài)減少：即寄存器個(gè)數(shù)減少，合并等價(jià)狀態(tài)、刪除冗余狀態(tài)；狀態(tài)分配：將最小狀態(tài)表中的每個(gè)狀態(tài)分配一個(gè)狀態(tài)變量的編碼，目標(biāo)是造價(jià)最低（數(shù)字邏輯理論）

組合邏輯優(yōu)化—面積小、速度快

?面積小—用與門和或門輸入端數(shù)之和表示面積大小。

?

速度快—二級(jí)邏輯與或非門速度最快，級(jí)數(shù)多則慢

往往矛盾，根據(jù)需要折衷38第三十八頁(yè)，共七十五頁(yè)，2022年，8月28日時(shí)序優(yōu)化時(shí)序電路：輸出信號(hào)out不僅依賴于輸入信號(hào)in的當(dāng)前值；還依賴于輸入信號(hào)in的歷史值。時(shí)序電路的記憶元件若是在統(tǒng)一的時(shí)鐘激勵(lì)下發(fā)生狀態(tài)轉(zhuǎn)換，則稱為同步時(shí)序電路。組合邏輯電路記憶元件輸入in輸出out次態(tài)next當(dāng)前狀態(tài)state39第三十九頁(yè)，共七十五頁(yè)，2022年，8月28日串并轉(zhuǎn)換器框圖時(shí)鐘后沿觸發(fā);

R:同步復(fù)位信號(hào);A:下一拍輸入D有效;收集D串行數(shù)據(jù)4位,并行輸出在Z上;DONE與Z輸出在同一周期,提示目標(biāo)器件數(shù)據(jù)在Z上;同時(shí)A下一脈沖到來(lái),指示新數(shù)據(jù)將在下一時(shí)鐘周期到達(dá)D;否則器件在送完并行數(shù)據(jù)以后,進(jìn)入復(fù)位狀態(tài),等待新數(shù)據(jù)到來(lái).規(guī)范40第四十頁(yè)，共七十五頁(yè)，2022年，8月28日時(shí)序圖狀態(tài)優(yōu)化41第四十一頁(yè)，共七十五頁(yè)，2022年，8月28日時(shí)序機(jī)狀態(tài)圖42第四十二頁(yè)，共七十五頁(yè)，2022年，8月28日狀態(tài)表1.用枚舉類型來(lái)表示狀態(tài)2.將狀態(tài)表編碼3.建模43第四十三頁(yè)，共七十五頁(yè)，2022年，8月28日時(shí)序優(yōu)化時(shí)序機(jī)綜合步驟：

1）建立原始狀態(tài)圖（狀態(tài)表）

2）狀態(tài)化簡(jiǎn)：刪除冗余狀態(tài)、合并等價(jià)狀態(tài)。尋求一個(gè)功能等價(jià)的、狀態(tài)數(shù)目最小或接近最小的時(shí)序機(jī)-即寄存器個(gè)數(shù)減少；

3）狀態(tài)分配：將最小狀態(tài)表中的每個(gè)狀態(tài)分配一個(gè)狀態(tài)變量的編碼，目標(biāo)是造價(jià)最低；

4）用組合邏輯電路綜合的方法，實(shí)現(xiàn)次態(tài)函數(shù)和輸出函數(shù)（為組合電路輸出）。44第四十四頁(yè)，共七十五頁(yè)，2022年，8月28日時(shí)序優(yōu)化狀態(tài)分配：給每個(gè)狀態(tài)分配一個(gè)記憶元件的編碼來(lái)表征該狀態(tài)。通常用寄存器（二值元件）作為記憶元件，因此是用寄存器所構(gòu)成的二進(jìn)制編碼代表狀態(tài)。設(shè)狀態(tài)總數(shù)為n,寄存器長(zhǎng)度m,則：

2m

＞＝n45第四十五頁(yè)，共七十五頁(yè)，2022年，8月28日控制電路和數(shù)據(jù)單元—控制電路

46第四十六頁(yè)，共七十五頁(yè)，2022年，8月28日組合邏輯優(yōu)化

例1單端輸出二級(jí)邏輯

Y1=X1X2X4+X1X2X3X4+X1X2X3X4+X1X2X3X4+X1X2X3X4Y1’=X1X2X4+X1X3X4+X2X3X4

Y1Y1’X1X1X2X247第四十七頁(yè)，共七十五頁(yè)，2022年，8月28日例2多輸出二級(jí)邏輯

Y1=X1X2X3Y2=X1X2X3+

X1X2X3

Y3=X1X2X3+

X1X2X3+

X1X2X3+

X1X2X3X1X2X3Y1Y2Y3000，001001，001010，X01011，X01100，110101，010T=48第四十八頁(yè)，共七十五頁(yè)，2022年，8月28日例2多輸出二級(jí)邏輯（續(xù)）優(yōu)化為：Y1=X1X2X3Y2=X1X2Y3=X1000，001001，001010，X01011，X01100，110101，010T=00X，00101X，X01100，110101，010T’=X2X1X3Y1Y2Y3真值表的陣列表示49第四十九頁(yè)，共七十五頁(yè)，2022年，8月28日用多維邏輯空間來(lái)表達(dá)三種輸入集合

000，110001，110010，010COFF=011，010100，001101，101

斷開集合

導(dǎo)通集合無(wú)關(guān)集合

010，100

011，100110，111111，111000，001001，001010，001CoN=011，001100，110101，010CDC=真值表中Y為1的保留為1，其余非1位改為0真值表中Y為0的改為1，其余非0位的保留為0真值表中Y為X的改為1，其余非X位改為050第五十頁(yè)，共七十五頁(yè)，2022年，8月28日二級(jí)邏輯優(yōu)化關(guān)鍵技術(shù)邏輯函數(shù)的多維體表示：

Y1=X1X2X3Y2=X1X2多維邏輯空間：Y3=X1100?100Con=10X?0100XX?001（001）（100）（100）（101）（011）（000）（010）Y1Y2Y3Con的多維體表示51第五十一頁(yè)，共七十五頁(yè)，2022年，8月28日

例1.

數(shù)‘1’電路architectureALGORITHMICofONE_CNTisbeginprocess(A) variableNUM:INTERGERrange0to3;begin NUM:=0; forIin0to2loop; ifA(I)=‘1’then NUN:=NUM+1; endif; endloop;C1

C0 caseNUMis when0=>C<=“00”; when1=>C<=“01”; when2=>C<=“10”; when3=>C<=“11”; endcase;endprocess;endALGORITHMIC;

算法描述真值表--TruthTable:-----------------------------------|A2A1A0|C1C0|-------------------------------|000|00|--|001|01|--|010|01|--|0x11|10|--|100|01|--|10x1|10|--|110x|10|--|1x11|11|-----------------------------52第五十二頁(yè)，共七十五頁(yè)，2022年，8月28日C1<=(A(1)andA(0))or(A(2)andA(0))or(A(2)andA(1))C0<=(A(2)andnotA(1)andnotA(0))or(notA(2)andA(1)andnotA(0))or(A(2)andA(1)andA(0))or(notA(2)andnotA(1)andA(0));C1=(A2?A1?A0)+(A2?A1?A0)+(A2?A1?A0)+A2?A1?A0C1=(A1?A0)+(A2?A0)+(A2?A1)C1=(A2?A1?A0)+(A2?A1?A0)+(A2?A1)=A0(A2?A1+A2?A1)+(A2?A1)=(A0?(A2A1))+(A2?A1)C0=(A2?A1?A0)+(A2?A1?A0)+

(A2?A1?A0)+(A2?A1?A0);=A0(A2A1)+A0(A2A1)=A0(A2A1)

53第五十三頁(yè)，共七十五頁(yè)，2022年，8月28日G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012個(gè)倒向器、7個(gè)與非門（4個(gè)3端口）、2個(gè)或非門54第五十四頁(yè)，共七十五頁(yè)，2022年，8月28日

多維邏輯空間：（100）（011）（101）（111）（110）C1C0（001）（111）（010）00A2?A0A1?A0A2?A1A2A1A055第五十五頁(yè)，共七十五頁(yè)，2022年，8月28日綜合后的邏輯圖Synopsys綜合工具，LSI10k庫(kù)，9個(gè)單元，最長(zhǎng)路徑4.98ns56第五十六頁(yè)，共七十五頁(yè)，2022年，8月28日一位加法器57第五十七頁(yè)，共七十五頁(yè)，2022年，8月28日邏輯函數(shù)的覆蓋--質(zhì)蘊(yùn)涵體覆蓋：符合一定條件的多維體集合覆蓋的性質(zhì)（導(dǎo)通覆蓋）：導(dǎo)通覆蓋：必須包含導(dǎo)通集合中全部頂點(diǎn)，不包括斷開集合中任一頂點(diǎn)，但可包含無(wú)關(guān)集合中的某些頂點(diǎn)。覆蓋中的每一個(gè)多維體稱為蘊(yùn)涵體，每個(gè)蘊(yùn)涵體必須至少包含一個(gè)屬于導(dǎo)通集合的頂點(diǎn)。最小的蘊(yùn)涵體就是導(dǎo)通集合中的一個(gè)頂點(diǎn)。組成覆蓋的所有蘊(yùn)涵體都必須是質(zhì)蘊(yùn)涵體：如果一個(gè)蘊(yùn)涵體不會(huì)被另一個(gè)已存在或可能存在的蘊(yùn)涵體全部包含，則稱此蘊(yùn)涵體為質(zhì)蘊(yùn)涵體。覆蓋中應(yīng)排除非質(zhì)蘊(yùn)涵體。覆蓋中所有的質(zhì)蘊(yùn)涵體都是必要質(zhì)蘊(yùn)涵體：如果一個(gè)質(zhì)蘊(yùn)涵體中至少有一個(gè)頂點(diǎn)未被覆蓋中的其他質(zhì)蘊(yùn)涵體包含，則稱此質(zhì)蘊(yùn)涵體為必要質(zhì)蘊(yùn)涵體。覆蓋中應(yīng)排除非必要質(zhì)蘊(yùn)涵體。58第五十八頁(yè)，共七十五頁(yè)，2022年，8月28日組合邏輯優(yōu)化組合邏輯電路綜合的基本方法：把設(shè)計(jì)者的原始描述轉(zhuǎn)化為初始覆蓋表覆蓋表最小化：將初始覆蓋最小化（排除非質(zhì)蘊(yùn)涵體以及非必要質(zhì)蘊(yùn)涵體），即以最低或接近最低成本實(shí)現(xiàn)該電路找出一個(gè)與最小化覆蓋表相對(duì)應(yīng)的組合邏輯電路59第五十九頁(yè)，共七十五頁(yè)，2022年，8月28日覆蓋的最小化冗余的判斷冗余蘊(yùn)涵體的刪除冗余連線的刪除覆蓋的評(píng)價(jià)與最小化的策略（成本）

1).與門的個(gè)數(shù)，即必要的質(zhì)蘊(yùn)涵體個(gè)數(shù) 與門個(gè)數(shù)=或門輸入端數(shù)

2).連線的個(gè)數(shù)，即與門和或門的輸入端口數(shù)

3).單個(gè)與門的輸入端數(shù)

4).單個(gè)或門的輸入端數(shù)

5).單個(gè)與門的扇出數(shù)：FO-元件可驅(qū)動(dòng)同類元件個(gè)數(shù)

成本（1）為第1成本,（2）為第2成本，單個(gè)門成本為（3）+（5）；60第六十頁(yè)，共七十五頁(yè)，2022年，8月28日例3多級(jí)邏輯優(yōu)化Y1=X1X2X3X4+X1X2X3X5+X1X2X6Y1’=X1X2（

X3X4+X3X5+X6）x1x2x3x4x3x5x6x3x4x3x5x6Y1Y1’x1x2以輸入端數(shù)算面積，以邏輯級(jí)數(shù)算速度。61第六十一頁(yè)，共七十五頁(yè)，2022年，8月28日工藝映射選擇元件選擇驅(qū)動(dòng)強(qiáng)度優(yōu)化62第六十二頁(yè)，共七十五頁(yè)，2022年，8月28日示例以面積為目標(biāo)（1）69門，10.8ns63第六十三頁(yè)，共七十五頁(yè)，2022年，8月28日以速度為目標(biāo)（1）487門,4.5ns64第六十四頁(yè)，共七十五頁(yè)，2022年，8月28日以面積為目標(biāo)（2）65第六十五頁(yè)，共七十五頁(yè)，2022年，8月28日以速度為目標(biāo)（2）66第六十六頁(yè)，共七十五頁(yè)，2022年，8月28日RTL描述的可綜合性延遲語(yǔ)句不可綜合全部用同步電路——易于設(shè)計(jì)每一層次規(guī)模不多于500門避免使用多周期每一個(gè)層次化模塊的輸出，應(yīng)直接來(lái)自觸發(fā)器的輸出端67第六十七頁(yè)，共七十五頁(yè)，2022年，8月28日