電子電工第11章

第11章

組合邏輯電路學(xué)習(xí)目標通過本章的學(xué)習(xí)，應(yīng)達到以下要求：（1）掌握組合電路的分析方法和設(shè)計方法；（2）掌握利用數(shù)據(jù)選擇器和譯碼器進行邏輯設(shè)計的方法；（3）理解編碼器、數(shù)據(jù)分配器等中規(guī)模集成電路的邏輯功能和使用方法?！局R目標】主要內(nèi)容

11.1組合邏輯電路的分析與設(shè)計方法11.2常用組合邏輯電路及中規(guī)模集成器件11.3中規(guī)模組件實現(xiàn)組合邏輯電路概述

根據(jù)電路的結(jié)構(gòu)和工作原理的不同，通常將數(shù)字電路分為組合邏輯電路和時序邏輯電路兩大類。如果一個邏輯電路在任何時刻的穩(wěn)定輸出只取決于這一時刻各輸入變量的取值，而與電路以前的狀態(tài)無關(guān)，稱為組合邏輯電路，簡稱組合電路。右圖是組合邏輯電路的一般框圖。

圖中

…

為輸入邏輯變量，

…

為輸出邏輯函數(shù)。組合電路的邏輯功能可用如下的邏輯函數(shù)來描述

...由此可見，當輸入給定以后，輸出函數(shù)就唯一確定了。概述

組合邏輯電路具有以下特點：（1）輸出、輸入之間沒有反饋延時通路。（2）電路中沒有記憶單元。

描述組合邏輯電路邏輯功能的方法主要有邏輯表達式、真值表、卡諾圖、邏輯圖和波形圖等。它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合邏輯電路的分析與設(shè)計就是利用邏輯圖與真值表的相互轉(zhuǎn)換來實現(xiàn)的。11.1組合邏輯電路的分析與設(shè)方法

11.1.1

組合電路的分析方法

所謂分析就是研究一個給定邏輯電路的工作特性和邏輯功能的過程。目的是了解電路的工作特性、邏輯功能、設(shè)計思想或評價電路的技術(shù)經(jīng)濟指標等。組合邏輯電路的分析步驟：1.根據(jù)給定的邏輯電路圖，從輸入端開始，逐級寫出各輸出端的邏輯表達式。2.將得到的邏輯表達式化簡。3.由最簡表達式列出相應(yīng)的真值表。4.對邏輯函數(shù)表達式或真值表進行分析判斷，以確定電路的邏輯功能。11.1組合邏輯電路的分析與設(shè)方法

11.1.1

組合電路的分析方法例11-1已知邏輯電路如圖所示，分析該電路的功能。解：第一步：由邏輯圖寫出邏輯表達式。由輸入到輸出逐級寫出各個門電路的輸出表達式，最后導(dǎo)出輸出端的邏輯表達式。第二步：列真值表。如表所示。第三步：對電路邏輯功能描述。由真值表可知，當輸入信號A和B相同時，輸出為1；當A和B不同時，輸出為0。第四步：得出結(jié)論。這是一個二變量同或電路。例11-1

已知邏輯電路如圖11-2所示，分析該電路的功能。表11-1例11-1真值表ABY00101010011111.1組合邏輯電路的分析與設(shè)方法

11.1.2

組合電路的設(shè)計方法組合邏輯電路的設(shè)計過程與分析過程正好相反，它是根據(jù)給出的實際邏輯問題，求出實現(xiàn)這一邏輯功能的最簡單的邏輯電路。組合邏輯電路的設(shè)計步驟：1.根據(jù)命題的邏輯關(guān)系確定輸入變量和輸出變量，明確各變量取值的意義。2.根據(jù)設(shè)計的邏輯要求列出真值表。3.由真值表寫出邏輯表達式并化簡。4.按照設(shè)計要求進一步變換邏輯函數(shù)表達式，畫出邏輯電路圖。11.1組合邏輯電路的分析與設(shè)方法

11.1.2

組合電路的設(shè)計方法例11-2用與非門設(shè)計一個三人多數(shù)表決器。當表決某個提案時，多數(shù)人同意，提案通過。解：第一步：根據(jù)邏輯要求列出真值表。設(shè)三個人分別用A、B、C表示，并規(guī)定同意用1表示，不同意用0表示。Y表示表決結(jié)果，通過用1表示，不通過用0表示。根據(jù)題意可列出邏輯真值表。ABCY0000001001000111100010111101111111.1組合邏輯電路的分析與設(shè)方法

11.1.2

組合電路的設(shè)計方法第二步：寫出邏輯函數(shù)表達式并化簡。第三步：根據(jù)要求將邏輯函數(shù)表達式化為最簡與非-與非表達式。第四步：畫出邏輯圖。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器

把有某種特定含義的信號變換成用二進制代碼表示的過程稱為編碼。因此，編碼器的邏輯功能就是把輸入的每一個高、低電平信號編成一個對應(yīng)的二進制代碼。實現(xiàn)編碼操作的電路稱為編碼器。

1.二進制編碼器

用位n二進制代碼來表示

個信號的電路稱為二進制編碼器。即二進制編碼器輸入有

個信號時，輸出為n位二進制代碼。

（1）3位二進制編碼器

3位二進制編碼器是把8個輸入信號

編成對應(yīng)的3位二進制代碼輸出。因為輸入有8個信號，要求有8種狀態(tài)，所以輸出的是3位二進制代碼。（因為

，所以

）因此又把3位二進制編碼器叫做8線-3線編碼器。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器

3位二進制編碼器真值表由或門構(gòu)成的3位二進制編碼器輸出表達式11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器（2）3位二進制優(yōu)先編碼器普通編碼器的輸入信號是互相排斥的。在優(yōu)先編碼器電路中，允許同時輸入兩個以上的信號，但編碼器只對其中優(yōu)先權(quán)最高的一個進行編碼。至于優(yōu)先級別的高低，則完全由設(shè)計者決定。設(shè)I7的優(yōu)先級別最高，I6次之，以此類推，I0最低，根據(jù)優(yōu)先編碼器的特點，列出優(yōu)先編碼器的真值表，如表所示。（表中符號“×”表示為任意電平）11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器

3位二進制優(yōu)先編碼器真值表輸出表達式11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器集成優(yōu)先編碼器74LS148

11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器集成8線-3線優(yōu)先編碼器74LS148的真值表

11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.1

編碼器2.二-十進制編碼器二-十進制編碼器的工作原理與二進制編碼器并無本質(zhì)區(qū)別。二-十進制編碼器就是將十進制的10個數(shù)碼0-9編成二進制代碼的邏輯電路。集成優(yōu)先編碼器74LS147的真值表集成優(yōu)先編碼器74LS147的引腳排列圖

11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器

譯碼器的邏輯功能是將每個輸入的二進制代碼譯成對應(yīng)的輸出高、低電平信號。譯碼是編碼的逆過程。

1.二進制譯碼器

二進制譯碼器的輸入是一組二進制代碼，輸出是一組與輸入代碼一一對應(yīng)的高、低電平信號。若二進制譯碼器的輸入端為n個，則輸出端

個，且對應(yīng)于輸入代碼的每一種狀態(tài)，

個輸出中只有一個為1（或為0），其余全為0（或為1）。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器（1）3位二進制譯碼器3位二進制譯碼器的真值表從真值表可知，各輸出信號的表達式為：、、

對應(yīng)于一組變量輸入，在8個輸出中只有一個為1，其余均為0。從上式可以看出，同時又是A2、A1、A0這三個變量的全部最小項的譯碼輸出。因為輸入端有3個，輸出端有8個，故稱之為3線-8線譯碼器。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器3位二進制譯碼器11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器（2）集成3線-8線譯碼器11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器集成3線-8線譯碼器74LS138的真值表11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器2.二-十進制譯碼器二-十進制譯碼器的邏輯功能是將輸入BCD碼的10個代碼譯成10個高、低電平輸出信號。因為二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，所以二-十進制譯碼器有4根輸入線，10根輸出線，又稱為4線-10線譯碼器。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器3.顯示譯碼器在數(shù)字系統(tǒng)中，許多數(shù)字量需要用字符顯示出來，一般數(shù)字顯示部分由鎖存器、譯碼器、驅(qū)動器和顯示器等部分組成。譯碼器是實現(xiàn)顯示的關(guān)鍵。數(shù)字顯示使用最多的是七段數(shù)碼管。（1）數(shù)碼顯示管常用的數(shù)碼管有熒光七段數(shù)碼管或是七段發(fā)光二極管(LED)數(shù)碼管，還有液晶（LCD）顯示七段數(shù)碼管。七段數(shù)碼分別由a、b、c、d、e、f、g七段組成，七個發(fā)光段的位置和命名如圖11-10所示。要顯示什么字型，通過譯碼驅(qū)動電路使相應(yīng)發(fā)光段發(fā)光，完成顯示。不同發(fā)光段可以組成0—9中的任何數(shù)字，如要顯示2，選通a、b、d、e、g段即可。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器

七段顯示的數(shù)字圖形（a）數(shù)碼管的七段（b）0-9數(shù)碼字形11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.2

譯碼器LED七段數(shù)碼管分為共陰極和共陽極兩種。在共陰極接法中，當a～g中某段輸入為高電平(邏輯1)時該段顯示，如圖(a)所示。共陽極接法中，當a～g中某段輸入為低電平(邏輯0)時該段顯示，如圖(b)所示。不同顯示方法譯碼方法也有所不同。11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.3

數(shù)據(jù)選擇器數(shù)據(jù)選擇器是從多個輸入數(shù)據(jù)中選擇一路進行輸出的電路，它為多輸入、單輸出形式。至于選擇哪一路數(shù)據(jù)輸出，則完全由當時的選擇控制信號決定。1.4選1數(shù)據(jù)選擇器由真值表得到輸出函數(shù)Y的邏輯表達式為：

真值表

邏輯圖11.2常用組合邏輯電路及中規(guī)模集成器件

11.2.3

數(shù)據(jù)選擇器2.集成數(shù)據(jù)選擇器（1）雙4選1數(shù)據(jù)選擇器74LS15311.2常用組合邏輯電路及中規(guī)模集成器件

11.2.3

數(shù)據(jù)選擇器2.集成數(shù)據(jù)選擇器（2）8選1數(shù)據(jù)選擇器74LS15111.2常用組合邏輯電路及中規(guī)模集成器件

11.2.4

數(shù)據(jù)分配器數(shù)據(jù)分配是數(shù)據(jù)選擇的逆過程。根據(jù)地址信號的要求，將一路數(shù)據(jù)分配到指定輸出通道的電路，稱數(shù)據(jù)分配器。通常數(shù)據(jù)分配器有一根輸入線，n根選擇控制線和根輸出線，稱為1路-路數(shù)據(jù)分配器。如果將譯碼器的選通控制端作為數(shù)據(jù)輸入端，二進制代碼輸入端作為地址信號輸入端使用時，則譯碼器便成為一個數(shù)據(jù)分配器。

由74LS138構(gòu)成的8路數(shù)據(jù)分配器

11.3中規(guī)模組件實現(xiàn)組合邏輯電路

常用的MSI器件有數(shù)據(jù)選擇器、譯碼器、全加器、數(shù)值比較器等。數(shù)據(jù)選擇器和譯碼器大多設(shè)計一些通用的組合邏輯電路，一般單輸出邏輯函數(shù)采用數(shù)據(jù)選擇器，而多輸出邏輯函數(shù)選用最小項譯碼器。而用加法器和比較器大多設(shè)計一些專用功能的電路。無論設(shè)計哪種電路，都需要熟悉常用MSI器件，掌握它們的功能，方可靈活應(yīng)用。一般設(shè)計方法是：1.根據(jù)提出的實際問題進行邏輯抽象，確定電路的輸入變量和輸出變量。2.列出真值表(或卡諾圖)，寫出邏輯函數(shù)的最小項表達式。3.根據(jù)邏輯函數(shù)的功能特點和包含的邏輯變量個數(shù)，合理選擇和使用MSI器件。4.所選MSI器件的輸出函數(shù)式，往往比所求函數(shù)更加豐富，須對多余的輸入變量和乘積項做必要的處理。如果它只是所求函數(shù)的一部分，則需外用擴展端或增加門電路獲得所求函數(shù)。5.根據(jù)所求結(jié)果，畫出邏輯電路圖。

11.3中規(guī)模組件實現(xiàn)組合邏輯電路

例1：分別用數(shù)據(jù)選擇器74LS153和74LS151實現(xiàn)邏輯函數(shù)。。解：(1)選用74LS153。74LS153為4選1數(shù)據(jù)選擇器，有2個地址變量A1和A0，設(shè)分別用A1、A0表示函數(shù)F的輸入變量A、B，然后將函數(shù)的最小項表達式和數(shù)據(jù)選擇器輸出信號表達式進行比較，確定各個的表達式。函數(shù)的最小項表達式:4選1數(shù)據(jù)選擇器輸出信號表達式為：通過比較可知：11.3中規(guī)模組件實現(xiàn)組合邏輯電路

連線圖如圖所示11.3中規(guī)模組件實現(xiàn)組合邏輯電路

例1：分別用數(shù)據(jù)選擇器74LS153和74LS151實現(xiàn)邏輯函數(shù)。。解：(2)選用74LS151。74LS151為8選1數(shù)據(jù)選擇器，有3個地址變量A2、A1和A0，設(shè)分別用A2、A1和A0表示函數(shù)F的輸入變量A、B、C，然后將函數(shù)的最小項表達式和數(shù)據(jù)選擇器輸出信號表達式進行比較，確定各個的表達式。函數(shù)的最小項表達式:8選1數(shù)據(jù)選擇器輸出信號表達式為：通過比較可知：11.3中規(guī)模組件實現(xiàn)組合邏輯電路

連線圖如圖所示11.3中規(guī)模組件實現(xiàn)組合邏輯電路

由本例題可以看出：數(shù)據(jù)選擇器可以很方便的實現(xiàn)單個輸出函數(shù)的邏輯電路。當輸入變量個數(shù)不大于數(shù)據(jù)選擇器的選擇輸入端的個數(shù)時，可以不加其它電路，直接得到輸出函數(shù)。當輸入變量多余數(shù)據(jù)選擇器的選擇輸入端的個數(shù)時，需附加門電路。一般情況下，若數(shù)據(jù)選擇器的選擇控制變量數(shù)為n，所要實現(xiàn)的邏輯函數(shù)變量數(shù)目以不超過n+2為宜。

11.3中規(guī)模組件實現(xiàn)組合邏輯電路

例2：試用集成3線－8線譯碼器74LS138和與非門設(shè)計一個三變量判奇電路。即當輸入有奇數(shù)個1時，輸出為1，否則為0。設(shè)輸入變量為A、B、C，輸出為Y。解：（1）根據(jù)題意列真值表（2）根據(jù)真值表列寫出邏輯表達式：