LPDDR供電電路完整

LPDDR結(jié)構(gòu)DDRPHY是DDRcontroller和DRAM之間的橋梁，目前在DDRIP的市場上，國際廠商占據(jù)較高的市場份額，而國內(nèi)IP企業(yè)占比很小，究其原因，主要是由于DDRPHY具有較高的技術(shù)門檻，要在這類PHY上實現(xiàn)突破并不容易。首先與其說DDRPHY是一個芯片技術(shù)，不如說DDRPHY是一門系統(tǒng)工程。DDR的數(shù)據(jù)傳輸采用并行多位、單端突發(fā)的傳輸模式，對電源完整性PI（PowerIntegrity，電源完整性）和信號完整性SI（SignalIntegrity，信號完整性）的要求很高。另一方面，DDR可以說是對訓(xùn)練（Training）要求最多的接口。各種訓(xùn)練是否獲得最佳的結(jié)果直接影響DDR工作的可靠性。對于PHY開發(fā)人員來說，既要懂物理層的設(shè)計，也要懂訓(xùn)練算法的設(shè)計，只有這樣才能開發(fā)出可靠的產(chǎn)品，然而這又無形中抬高了設(shè)計的門檻。最后，如何實現(xiàn)高速的單端信號傳輸，是DDRIO設(shè)計的一大考驗。DDR數(shù)據(jù)傳輸?shù)奶攸c是：多位并行傳輸，單端數(shù)據(jù)突發(fā)模式。目前SoC可以集成多達(dá)72位（DDR4帶ECC）的DDR接口，多位并行傳輸在封裝和PCB上的布線是非常復(fù)雜的，很多走線有一定等長要求，同時還要盡量減小線間串?dāng)_，所以合格的封裝和PCB設(shè)計是一大挑戰(zhàn)。另外突發(fā)模式的傳輸，SSO（SimultaneousSwitchingOutput）噪聲也會嚴(yán)重影響DDR的性能。所以DDR穩(wěn)定的工作需要可靠的SI和PI分析。在芯片開發(fā)早期，確定好芯片的PAD規(guī)劃和封裝規(guī)劃，對于設(shè)計后期優(yōu)化DDR的SI和PI性能至關(guān)重要。芯耀輝在系統(tǒng)級芯片設(shè)計早期、IO準(zhǔn)備階段就開展SI和PI的分析，提前幫助客戶規(guī)劃，以確保集成的DDRPHY的量產(chǎn)性能。如下圖SI和PI流程示意圖。關(guān)鍵技術(shù)點二：高可靠性訓(xùn)練設(shè)計DDR系統(tǒng)的穩(wěn)定工作離不開各種訓(xùn)練。在啟動的時候需要做初始化的CATraining，WriteLeveling，ReadLeveling和WriteEyeTraining等一系列訓(xùn)練，對于DDR4、LPDDR4及以上的更高協(xié)議，還需要VREF的二維訓(xùn)練。基于純硬件的方式無法提供復(fù)雜的訓(xùn)練范式。例如JEDEC的DDR4協(xié)議里面規(guī)定了DRAM只能提供簡單的01010101等范式，這對于高速DDR的訓(xùn)練是不足夠的，因為這些范式頻率單一，無法反映數(shù)據(jù)通道衰減帶來的碼間串?dāng)_（ISI）。另外，不同范式在終端的反射也會不一樣。所以如果采用JEDEC規(guī)定的簡單范式來訓(xùn)練DDR，特別是在較高速率下，不能得到一個最優(yōu)化的訓(xùn)練結(jié)果。關(guān)鍵技術(shù)點三：高性能DDRIO設(shè)計關(guān)鍵技術(shù)點四：支持多頻點的快速頻率切換技術(shù)實現(xiàn)低功耗設(shè)計DDR是SoC系統(tǒng)中的功耗大戶，如何減小DDR的功耗一直是DDR技術(shù)革新的動力和方向之一。最直接的方法就是降低供電電壓，而這正是DRAM規(guī)范的演進之路。另一方面，從DDR4和LPDDR4開始，DRAM規(guī)范定義了PODIO架構(gòu)（針對DDR4和DDR5）、LVSTLIO架構(gòu)（針對LPDDR4和LPDDR5）和數(shù)據(jù)總線倒置（DBI）技術(shù)，能有效地減小IO端的功耗。以上降低功耗的方法是JEDEC規(guī)范限定的技術(shù)，xxx還開發(fā)出一種動態(tài)頻率切換技術(shù)，能有效降低系統(tǒng)總功耗。該技術(shù)在DRAM初始化的時候可以訓(xùn)練多達(dá)多個頻率點的配置，并保存相關(guān)訓(xùn)練結(jié)果。當(dāng)系統(tǒng)確定不需要DRAM工作在高頻率時，可以通知DDR控制器，然后DDR控制器會通知DFI，并讓DRAM進入自刷新狀態(tài)，之后頻率切換就會自動在DFI和DDRPHY內(nèi)部進行，頻率切換完成之后DDR控制器則會讓DRAM退出自刷新，這樣DDR就可以切換到一個較低的工作頻率，從而降低功耗。相較于同類產(chǎn)品，該技術(shù)最大特點是整個過程無需固件接入，在新的頻率點無需重新做訓(xùn)練，從而快速穩(wěn)定地實現(xiàn)頻率切換。LPDDR控制器架構(gòu)：LPDDR供電電源域1,PHYandcontroller：VDD：0.75V（digital）VDDQ:IO(0.6VforLPDDR4；0.5VforLPDDR5)VDD2H：VDD2H_CKE1.1V,retention時需要VAA_VDD2H:1.8VPLL2,DDRDRAMVDD1VDD2VDDQ：IO（(0.6VforLPDDR4；0.5VforLPDDR5)LPDDR5內(nèi)部有三組電壓：VDD1/VDD2/VDDQ，其中VDD2又分為VDD2H和VDD2L，VDD1和VDD2屬于Core電源，VDDQ屬于I/O接口電源。相比LPDDR4X，LPDDR