第二章FPGA結(jié)構(gòu)與應(yīng)用優(yōu)秀文檔

第二章FPGA/CPLD結(jié)構(gòu)與應(yīng)用計(jì)算機(jī)學(xué)院劉雙虎課件密碼：成于大氣信達(dá)天下ChengduUniversityofInformationTechnology

FPGA-FieldProgrammableGateArray

（現(xiàn)場(chǎng)可編程門(mén)陣列）

CPLD-ComplexProgrammableLogicDevice

（復(fù)雜可編程邏輯器件）成于大氣信達(dá)天下ChengduUniversityofInformationTechnology圖基本PLD器件的原理結(jié)構(gòu)圖概述成于大氣信達(dá)天下ChengduUniversityofInformationTechnology可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件CPLD器件大容量器件內(nèi)嵌復(fù)雜功能模塊的SoPC成于大氣信達(dá)天下ChengduUniversityofInformationTechnology可編程邏輯器件的分類圖按集成度(PLD)分類成于大氣信達(dá)天下ChengduUniversityofInformationTechnology簡(jiǎn)單PLD原理電路符號(hào)表示圖2-3常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照成于大氣信達(dá)天下ChengduUniversityofInformationTechnology電路符號(hào)表示圖2-4

PLD的互補(bǔ)緩沖器圖PLD的互補(bǔ)輸入圖PLD中與陣列表示圖PLD中或陣列的表示圖陣列線連接表示

成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPROM一圖2-9

PROM基本結(jié)構(gòu)：其邏輯函數(shù)是：地址譯碼器是完成存儲(chǔ)單元陣列的行選擇成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPROM二圖2-10

PROM的邏輯陣列結(jié)構(gòu)陣列輸出邏輯函數(shù)：

是第m-1列p-1行單元的值成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPROM三圖2-11

PROM表達(dá)的PLD圖陣列（4*2的PROM）圖2-12用PROM完成半加器邏輯陣列n個(gè)輸入變量，經(jīng)不可編程與陣列產(chǎn)生2的n次方個(gè)乘積項(xiàng)，可編程或陣列產(chǎn)生m個(gè)輸出函數(shù)此處n=2p=4即4個(gè)乘積項(xiàng)

成于大氣信達(dá)天下ChengduUniversityofInformationTechnology圖2-13PLA邏輯陣列示意圖PLA與陣列、或陣列都可以編程，需簡(jiǎn)化邏輯函數(shù)表達(dá)式為“最簡(jiǎn)與或表達(dá)式”。乘積項(xiàng)線數(shù)少，但速度慢，軟件算法復(fù)雜。只在ASIC中有應(yīng)用。成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPLA圖2-14

PLA與PROM的比較二者大部分實(shí)際應(yīng)用中可以實(shí)現(xiàn)相同功能，但PLA節(jié)省了2條最小項(xiàng)成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPAL

PAL結(jié)構(gòu)：圖PAL的常用表示：與陣列可編程，或陣列固定（輸出函數(shù)的乘積項(xiàng)有限）簡(jiǎn)化了算法思考：利用上圖構(gòu)成半加器該如何處理？成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPAL圖一種PAL16V8的部分結(jié)構(gòu)圖成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyGAL：

GeneralArrayLogicDevice最多有8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有32個(gè)與項(xiàng)EPLDErasableProgrammableLogicDevice乘積項(xiàng)邏輯GAL邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8圖簡(jiǎn)單模式輸出結(jié)構(gòu)（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)）圖2-11PROM表達(dá)的PLD圖陣列（4*2的PROM）ChengduUniversityofInformationTechnology這樣PLD就完成了圖2_補(bǔ)所示電路的功能。圖2-25FPGA查找表單元內(nèi)部結(jié)構(gòu)圖2-4PLD的互補(bǔ)緩沖器圖PLD的互補(bǔ)輸入圖PLD中與陣列表示圖2-24FPGA查找表單元：圖2-3常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照乘積項(xiàng)線數(shù)少，但速度慢，軟件算法復(fù)雜。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。是第m-1列p-1行單元的值（現(xiàn)場(chǎng)可編程門(mén)陣列）ChengduUniversityofInformationTechnology圖2-18MAX7000系列的單個(gè)宏單元結(jié)構(gòu)(4)可編程連線陣列這樣PLD就完成了圖2_補(bǔ)所示電路的功能。成于大氣信達(dá)天下ChengduUniversityofInformationTechnology

GAL圖寄存器輸出結(jié)構(gòu)圖組合雙向輸出結(jié)構(gòu)成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyGAL圖復(fù)合型組合輸出結(jié)構(gòu)成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyGAL圖反饋輸入結(jié)構(gòu)圖輸出反饋結(jié)構(gòu)成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyGAL圖簡(jiǎn)單模式輸出結(jié)構(gòu)成于大氣信達(dá)天下ChengduUniversityofInformationTechnology2.3CPLD結(jié)構(gòu)與工作原理(1)邏輯陣列塊(LAB)圖2-19-MAX7128S的結(jié)構(gòu)2.宏單元3.擴(kuò)展乘積項(xiàng)4.PIA可編程連線陣列控制塊16個(gè)宏單元構(gòu)成負(fù)責(zé)信號(hào)傳遞，連接所有宏單元輸入/輸出控制(2)宏單元圖2-18

MAX7000系列的單個(gè)宏單元結(jié)構(gòu)乘積項(xiàng)陣列，實(shí)際就是一個(gè)與陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯?！盎颉标嚵校汀芭c”陣列一起完成組合邏輯可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PIA或輸出到I/O腳。通往I/O模塊PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往PIA乘積項(xiàng)選擇矩陣來(lái)自I/O引腳全局時(shí)鐘QDEN來(lái)自PIA的36個(gè)信號(hào)快速輸入選擇2時(shí)鐘允許CLR鄰近宏單元的輸出乘積項(xiàng)取非后反饋成于大氣信達(dá)天下ChengduUniversityofInformationTechnology乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理設(shè)AND3輸出為f，f=(A+B)*C*(!D)=A*C*!D+B*C*!D(以!D表示D的“非”）圖2_補(bǔ)簡(jiǎn)單組合邏輯成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyPLD將以下面的方式來(lái)實(shí)現(xiàn)組合邏輯f:A,B,C,D由PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（PIA)，在內(nèi)部會(huì)產(chǎn)生A,A反,B,B反,C,C反,D,D反8個(gè)輸出。圖中每一個(gè)*表示相連（可編程熔絲導(dǎo)通），所以得到：f=f1+f2=(A*C*!D)+(B*C*!D)。成于大氣信達(dá)天下ChengduUniversityofInformationTechnology圖2_補(bǔ)電路中D觸發(fā)器的實(shí)現(xiàn)：直接利用圖2-18宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖2_補(bǔ)所示電路的功能。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)）圖2_補(bǔ)的電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè)宏單元就可以完成。但對(duì)于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需要通過(guò)并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。這樣PLD就可以實(shí)現(xiàn)更復(fù)雜邏輯。成于大氣信達(dá)天下ChengduUniversityofInformationTechnology(3)擴(kuò)展乘積項(xiàng)圖2-20共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)成于大氣信達(dá)天下ChengduUniversityofInformationTechnology圖2-21-并聯(lián)擴(kuò)展項(xiàng)饋送方式未被使用的乘積項(xiàng)（多個(gè)）最多15個(gè)并聯(lián)乘積項(xiàng)，5個(gè)本身提供，共20個(gè)輸入“或”邏輯成于大氣信達(dá)天下ChengduUniversityofInformationTechnology(4)可編程連線陣列(5)不同的LAB通過(guò)在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。圖2-22

PIA信號(hào)布線到LAB的方式如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PIA或輸出到I/O腳。ChengduUniversityofInformationTechnology圖2-13PLA邏輯陣列示意圖CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過(guò)高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線。ChengduUniversityofInformationTechnology圖2-4PLD的互補(bǔ)緩沖器圖PLD的互補(bǔ)輸入圖PLD中與陣列表示圖簡(jiǎn)單模式輸出結(jié)構(gòu)ChengduUniversityofInformationTechnologyChengduUniversityofInformationTechnology需專門(mén)ROM進(jìn)行數(shù)據(jù)配置最多有8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有32個(gè)與項(xiàng)Altera、Xilinx：數(shù)千門(mén)~數(shù)百萬(wàn)門(mén)；圖中每一個(gè)*表示相連（可編程熔絲導(dǎo)通），所以得到：f=f1+f2=(A*C*!D)+(B*C*!D)。(6)I/O控制塊圖2-23-EPM7128S器件的I/O控制塊多路選擇器電路應(yīng)如何處理？圖2-24FPGA查找表單元：（復(fù)雜可編程邏輯器件）ChengduUniversityofInformationTechnology觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)）ChengduUniversityofInformationTechnology中小規(guī)模（1000-50000）計(jì)算機(jī)學(xué)院劉雙虎下面是一個(gè)4輸入與門(mén)的例子是第m-1列p-1行單元的值下面是一個(gè)4輸入與門(mén)的例子5FPGA/CPLD測(cè)試技術(shù)如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PIA或輸出到I/O腳。直接利用圖2-18宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)。ChengduUniversityofInformationTechnology(1)邏輯陣列塊(LAB)成于大氣信達(dá)天下ChengduUniversityofInformationTechnology2.4FPGA結(jié)構(gòu)與工作原理2.4.1查找表圖2-25

FPGA查找表單元內(nèi)部結(jié)構(gòu)圖2-24

FPGA查找表單元：成于大氣信達(dá)天下ChengduUniversityofInformationTechnology目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。下面是一個(gè)4輸入與門(mén)的例子實(shí)際電路LUT的實(shí)現(xiàn)方式查找表原理(1/2)成于大氣信達(dá)天下ChengduUniversityofInformationTechnologya,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111查找表原理(2/2)成于大氣信達(dá)天下ChengduUniversityofInformationTechnology查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理(1/2)我們還是以圖2-補(bǔ)電路的為例：圖2_補(bǔ)簡(jiǎn)單組合邏輯成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyA,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫(xiě)入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘專用通道，直接連接到觸發(fā)器的時(shí)鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖2_補(bǔ)所示電路的功能。查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理(2/2)成于大氣信達(dá)天下ChengduUniversityofInformationTechnology4、FPGA/CPLD生產(chǎn)商成于大氣信達(dá)天下ChengduUniversityofInformationTechnology2.5FPGA/CPLD測(cè)試技術(shù)2.5.1內(nèi)部邏輯測(cè)試2.5.2JTAG邊界掃描測(cè)試圖邊界掃描電路結(jié)構(gòu)成于大氣信達(dá)天下ChengduUniversityofInformationTechnology

JTAG邊界掃描測(cè)試邊界掃描IO引腳功能成于大氣信達(dá)天下ChengduUniversityofInformationTechnologyFPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。CPLD與FPGA的區(qū)別及應(yīng)用選型（1/3）FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM