怎樣做一份EDA設計報告

EDA

課程設計報告設計題目：專業(yè)：姓名：學號：指導老師(首先是前言部分)前言

隨著電子設計技術、ISP（在系統(tǒng)可編程）技術，PLD（可編程邏輯器件），與

EDA（電子設計自動化）緊密結合，它代表了數字系統(tǒng)設計領域的最高水平，給數字電路的設計帶來了革命性的變化。

作為現(xiàn)在的大學生應熟練掌握這門技術，為以后的發(fā)展打下良好的基礎，本實驗設計是應用QuartusII環(huán)境及VHDL語言設計一個時間可調的數字時鐘。使自己熟練使用

QuartusII

環(huán)境來進行設計，掌握

VHDL

語言的設計方法。要注重理論與實踐之間的不同，培養(yǎng)自己的實踐能力?。夸洸糠郑├耗夸浺?、課程設計任務及要求

41.1

實驗目的

41.2

功能設計

4是會想很多亂七八糟的東西，會每天都寫些小感悟。只是袁慕野從來沒有出現(xiàn)在二、整體設計思想

42.1

性能指標及功能設計

42.2

總體方框圖

5三、詳細設計

53.1

數字鐘的基本原理：53.1.1

時基

T

產生電路

53.1.2

調時、調分信號的產生

63.1.3

計數顯示電路

63.2

設計思路

63.3

設計步驟

73.3.1

工程建立及存盤

73.3.2

工程項目的編譯

83.3.3

目標芯片的選擇

83.3.4

時序仿真

93.3.5

引腳鎖定

103.3.6

硬件測試

113.3.7

實驗結果

12四、設計總結

12（正文部分）一、課程設計任務及要求是會想很多亂七八糟的東西，會每天都寫些小感悟。只是袁慕野從來沒有出現(xiàn)在1.1

實驗目的1）掌握

VHDL

語言的基本運用2）掌握

QuartusII

的簡單操作并會使用

EDA實驗箱3）掌握一個基本

EDA

課程設計的操作1.2

功能設計

1）有時、分、秒計數顯示功能,小時為

24進制,分鐘和秒為

60

進制以

24

小時循環(huán)計時2）設置復位、清零等功能3）有校時功能,可以分別對時及分進行單獨校時,使其校正到標準時間4）時鐘計數顯示時有

LED

燈顯示；二、整體設計思想2.1

性能指標及功能設計1）時、分、秒計時器

時計時器為一個

24

進制計數器，分、秒計時器均為

60

進制計數器。當秒計時器接受到一個秒脈沖時，秒計數器開始從

1

計數到

60，此時秒顯示器將顯示

00、01、02、...、59、00；每當秒計數器數到

00

時，就會產生一個脈沖輸出送至分計時器，此時分計數器數值在原有基礎上加

1，其顯示器將顯示

00、01、02、...、59、00；每當分計數器數到

00

時，就會產生一個脈沖輸出送至時計時器，此時時計數器數值在原有是會想很多亂七八糟的東西，會每天都寫些小感悟。只是袁慕野從來沒有出現(xiàn)在基礎上加

1，其顯示器將顯示

00、01、02、...、23、00。即當數字鐘運行到

23

點

59

分

59

秒時，當秒計時器在接受一個秒脈沖，數字鐘將自動顯示

00

點

00

分

00

秒。2）校時電路

當開關撥至校時檔時，電子鐘秒計時，通過時、分校時開關分別對時、分進行校對，開關每按

1

次，與開關對應的時或分計數器加

1，當調至需要的時與分時，撥動

reset

開關，電子鐘從設置的時間開始往后計時三、詳細設計3.1

數字鐘的基本原理：3.1.1

時基

T

產生電路

數字鐘以其顯示時間的直觀性、走時準確性作為一種計時工具，數字鐘的基本組成部分離不開計數器，在控制邏輯電路的控制下完成預定的各項功能。

由晶振產生的頻率非常穩(wěn)定的脈沖，經整形、穩(wěn)定電路后，產生一個頻率為

1Hz

的、非常穩(wěn)定的計數時鐘脈沖。3.1.2

調時、調分信號的產生

由計數器的計數過程可知，正常計數時，當秒計數器（60

進制）計數到

59

時，再來一個脈沖，