edaelectronic design automation電子設(shè)計(jì)自動(dòng)化大三上review

EDA：ElectronicDesignAutomationSOC：EDA：ElectronicDesignAutomationSOC：SystemonChipSOPC：SystemonaProgrammableChip可編程片上系統(tǒng)FPGA：FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門陣列PLD（programmablelogicdevice，可編程邏輯器件）CLPD（ComplexProgrammableLogicDevice，復(fù)雜可編程邏輯器件）IC（IntegratedCircuit，集成電路）DSP（DigitalSignalProcessor）MCU（microprogramedcontrolunit）微程序控制器MPU（microprocessorunit）微處理器HDLHardwareDescriptionLanguage，硬件描述語言)RTL（RegisterTransferLevel，寄存器轉(zhuǎn)換級(jí)電路）IP(IntellectualProperty，知識(shí)產(chǎn)權(quán))RAM（randomaccessmemory）ROM（readonlymemory）EPROM（ElectricallyProgrammableRead-Only-Memory）可擦可編程只讀存儲(chǔ)器API（ApplicationProgramInterface，應(yīng)用程序界面LayerUDP(User-DefinedPrimitives）EDAEDAEDA工具的共同特點(diǎn):HDLPLD又都可以由組合電路加上存儲(chǔ)元件（觸發(fā)器）EDA（編程配置:PLD器件的過程EDA工具的兩個(gè)主要功能是：綜合和仿真。CPU②綜合器則不同，綜合器轉(zhuǎn)化（翻譯）IPHDL進(jìn)行描述。②綜合器則不同，綜合器轉(zhuǎn)化（翻譯）IPHDL進(jìn)行描述。NiosII軟核處理器（HAL是軟硬件的橋梁NiosII處理器系統(tǒng)和軟件開發(fā)集成開發(fā)環(huán)境：NiosIIIDE（SoCCoreCore（RAM/RO，（SoC優(yōu)點(diǎn)Bottom-upTop-down設(shè)計(jì)，即自頂向下的設(shè)計(jì)。將設(shè)計(jì)分為系統(tǒng)級(jí)，功能級(jí)，門級(jí)，開關(guān)級(jí)等不同的Bottom-upTop-down設(shè)計(jì)，即自頂向下的設(shè)計(jì)。將設(shè)計(jì)分為系統(tǒng)級(jí)，功能級(jí)，門級(jí)，開關(guān)級(jí)等不同的HDL：具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級(jí)編VerilogHDL不僅提供描述設(shè)計(jì)的能力，而且提供對(duì)激勵(lì)，控制，存儲(chǔ)響應(yīng)和驗(yàn)證的建Regwire的區(qū)別：①reg是變量類型之一，wie是線網(wǎng)類型之一；②reg變量只能在alwaysinitialwireassign中賦值，或者通過模塊實(shí)例的輸出（和輸入/輸出）端口賦值；③進(jìn)行初始化時(shí)，regx，wirezreg變量不能賦予強(qiáng)度值。Regwire的區(qū)別：①reg是變量類型之一，wie是線網(wǎng)類型之一；②reg變量只能在alwaysinitialwireassign中賦值，或者通過模塊實(shí)例的輸出（和輸入/輸出）端口賦值；③進(jìn)行初始化時(shí)，regx，wirezreg變量不能賦予強(qiáng)度值。（1）if（**）while條件表達(dá)式）<語句<語句moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1,o2;regc,d;regandu1(o2,c,d);always@(aorif(a)o1=b;elseo1=moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1, regc, rego2rego1;andu1(o2,c,d);always@(aorif(a)o1=b;elseo1=modulepipen1(q3,d,clk);output[7:0]q3;input[7:0]d; modulepipen1(q3,d,clk);output[7:0]q3;input[7:0]d; reg[7:0]q3,q2,q1;always@(posedgeclk)beginq1<=d;q2<=q1;q3<=8（1）2moduleadder_pipe2(cout,sum,ina,inb,cin,clk);input[7:0]ina,inb;inputcin,clk;outputreg[7:0]outputregreg[3:0]reg[3:0]regalways@(posedgeclk)tempa=ina[7:4];tempb=inb[7:4];always@(posedgeclk)（2）4moduleadder_pipe4(cout,sum,ina,inb,cin,clk);output[7:0]sum;outputcout;input[7:0]ina,inb;inputcin,clk;reg[1:0]firsts,thirda,thirdb;reg[3:0]seconda,secondb,seconds;reg[5:0]firsta,firstb,thirds;always@(posedgeclk)tempa=ina;tempb=inb;tempc=cin;end//輸入數(shù)據(jù)緩存18/19always@(posedgeclk){firstc,firsts}=tempa[1:0]+tempb[1:0]+tempc;第一級(jí)加（2位always@(posedgeclk)seconda=firsta[5:2];secondb=firstb[5:2];//數(shù)據(jù)緩存always@(posedgealways@(posedgeclk)always@(posedgeclk)寄存器邏輯的功能是存儲(chǔ)有限狀態(tài)機(jī)的內(nèi)部狀態(tài)（01構(gòu)成有限狀態(tài)（moore//摩爾型狀態(tài)機(jī)的輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)CPU通過操作指令和硬件操作單元來控制功能的實(shí)現(xiàn)，有限狀態(tài)機(jī)通過狀態(tài)轉(zhuǎn)移現(xiàn)。PLDVerilog語言描述EDA工具綜合，可以生產(chǎn)性能優(yōu)越的有限有限狀態(tài)機(jī)（FiniteStateMachineFSM）是時(shí)序電路設(shè)計(jì)中經(jīng)常采用的一種方式，尤其優(yōu)點(diǎn)參照程序來理解2234diagramtable(1)（currentstate，cs）(2)下一個(gè)狀態(tài)，或稱為次態(tài)（NextState