EDA技術(shù)與應(yīng)用-工具軟件MAX?+?plusⅡQuartusⅡ

工具軟件MAX?+?plusⅡ/QuartusⅡ2.1常用軟件

對(duì)于EDA開發(fā)而言，常用的語言是VHDL和VerilogHDL，對(duì)應(yīng)的相關(guān)軟件常用的是MAX?+?plusⅡ和QuartusⅡ，本章就這兩個(gè)軟件的使用做一些基本介紹。MAX?+?plusⅡ是美國(guó)Altera公司推出的一個(gè)CPLD/FPGA系列器件的開發(fā)軟件。它提供豐富的邏輯功能供設(shè)計(jì)者調(diào)用，其中包括74系列全部器件的等效宏功能庫和多種特殊的宏功能模塊以及參數(shù)化的宏功能模塊，還具有開放核的特點(diǎn)，并且允許設(shè)計(jì)者添加自己的邏輯功能模塊及宏功能模塊。它可以以圖形方式、文字輸入方式(AHDL、VHDL和Verilog)和波形方式輸入設(shè)計(jì)文件，具有編輯、編譯、仿真、綜合、下載等功能。用戶可以在此軟件中完成從源代碼輸入到芯片燒錄的全部設(shè)計(jì)開發(fā)過程。QuartusⅡ8.0是Altera公司新近推出的EDA軟件工具，支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器及仿真工具。對(duì)于一般的設(shè)計(jì)，利用該EDA軟件可以較好地完成工程項(xiàng)目的各個(gè)部分。在設(shè)計(jì)輸入完畢后，QuartusⅡ工程中進(jìn)行適當(dāng)?shù)脑O(shè)置，通過QuartusⅡ就可直接調(diào)用第三方工具對(duì)工程進(jìn)行綜合與仿真。常見的第三方綜合工具有LeonardoSpectrum、SynplifyPro、FPGACompilerⅡ，常見的第三方仿真工具有Modelsim等。QuartusⅡ也為設(shè)計(jì)者提供了DSP開發(fā)支持，它與MATLAB、DSPBuilder等軟件相結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件實(shí)現(xiàn)的重要工具。QuartusⅡ與SOPCBuilder結(jié)合，還可實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。

利用MAX?+?plusⅡ設(shè)計(jì)軟件進(jìn)行設(shè)計(jì)的流程如圖2.1所示。2.2

MAX?+?plusⅡ軟件的使用圖2.1

MAX?+?plusⅡ設(shè)計(jì)流程圖2.2MAX?+?plusⅡ主界面1.界面介紹啟動(dòng)MAX?+?plusⅡ，雙擊MAX?+?plusⅡ圖標(biāo)，進(jìn)入如圖2.2所示的主界面。在選定的盤符上建立用英文或數(shù)字組成的文件夾(注意：不能使用中文)，例如：F:\08020101。然后在該文件夾下建立設(shè)計(jì)項(xiàng)目，如圖2.3所示。GraphicEditorfile用于圖形輸入，文件格式應(yīng)選擇?.gdf格式。SymbolEditorfile用于符號(hào)編輯方式輸入。TextEditorfile用于文本編輯方式輸入。WaveformEditorfile用于波形仿真方式輸入，文件格式應(yīng)選?.scf格式。圖2.3建立MAX?+?plusⅡ文件

2.圖形編輯器在圖2.3中選擇GraphicEditorfile，進(jìn)入原理圖編輯器，如圖2.4所示。圖2.4原理圖編輯器輸入基本的邏輯電路符號(hào)或宏功能單元執(zhí)行命令：Symbol\EnterSymbolname，或單擊鼠標(biāo)右鍵，將出現(xiàn)元件選擇對(duì)話框，如圖2.5所示。圖2.5元件輸入選擇窗口MAX?+?plusⅡ提供了如下五個(gè)元件庫：(1)?Prim：Altera基本邏輯單元庫；(2)?Mf：74系列邏輯等效宏庫；(3)?Mega_lpm：參數(shù)化模塊庫、宏功能高級(jí)模塊和IP功能模塊；(4)?edif：edif接口庫；(5)用戶自定義庫?？梢栽贓nterSymbol編輯框的SymbolName處輸入元件名，或者從SymbolLibraries中用鼠標(biāo)雙擊元件庫名，如prim元件庫，在SymbolFiles處列出and、not、input、output元件等，雙擊該元件，所選元件即被放置在原理圖編輯器中。要連續(xù)放置相同的元件，只要按住<Ctrl>鍵，同時(shí)用鼠標(biāo)拖動(dòng)該元件即可。部分常見元件如圖2.6所示。

圖2.6部分常見元件雙擊輸入/輸出端口的“PIN-NAME”，當(dāng)其變成黑色時(shí)即可輸入標(biāo)記符號(hào)并按回車鍵確認(rèn)。將鼠標(biāo)移到元件引腳附近，鼠標(biāo)光標(biāo)由箭頭變成十字狀，按住鼠標(biāo)左鍵拖動(dòng)，即可畫出連線。連線的粗細(xì)、線型以及管腳名稱、字型均可編輯，即點(diǎn)擊鼠標(biāo)右鍵在各選項(xiàng)中進(jìn)行設(shè)置。當(dāng)電路連接正確時(shí)，系統(tǒng)會(huì)自動(dòng)產(chǎn)生一個(gè)如圖2.7所示的節(jié)點(diǎn)。然后放置輸入符號(hào)input和輸出符號(hào)output，之后為引腳和連線命名。點(diǎn)擊保存按鈕，對(duì)原理圖進(jìn)行保存，擴(kuò)展名為?.gdf。

圖2.7編寫好的原理圖程序

2.3

MAX?+?plusⅡ原理圖輸入使用示例下面以原理圖輸入為例說明該軟件的使用。文本輸入方式稍有不同，將在后面相關(guān)部分再做介紹。2.3.1建立文件建立一個(gè)2輸入與門原理圖電路，如圖2.8所示。圖2.8輸入與門原理圖單擊保存按鈕(在此之前最好自己新建一個(gè)文件夾)，對(duì)于新建的文件，出現(xiàn)類似文件管理器的圖框，選擇保存路徑，輸入文件名，保存原理圖，本實(shí)驗(yàn)中取名為and2.gdf。至此，已完成了一個(gè)電路的原理圖設(shè)計(jì)輸入的整個(gè)過程，如圖2.9和圖2.10所示。圖2.9保存菜單要對(duì)所設(shè)計(jì)的原理圖進(jìn)行下一步的處理，必須把當(dāng)前文件設(shè)置為工程文件，方法是點(diǎn)擊菜單File→Project→SetProjecttoCurrentFile(這一步相當(dāng)重要，特別是當(dāng)有多個(gè)項(xiàng)目文件時(shí)尤其重要，只有進(jìn)行了這一步，窗口頂部顯示的才是你所要處理的項(xiàng)目)，如圖2.11所示。完成后顯示如圖2.12所示。注意看標(biāo)題欄。圖2.10保存路徑及文件命名2.3.2編譯環(huán)節(jié)設(shè)計(jì)好的圖形文件一定要通過MAX?+?plusⅡ的編譯。在MAX?+?plusⅡ集成環(huán)境下，執(zhí)行“MAX?+?plus”菜單下的“Compiler”命令，在彈出的編譯對(duì)話框按“START”鍵，即可對(duì)and2.gdf文件進(jìn)行編譯。在編譯中，MAX?+?plusⅡ自動(dòng)完成編譯網(wǎng)表提取(CompilerNetlistExtractor)、數(shù)據(jù)庫建立(DatabaseBuilder)、邏輯綜合(LogicSynthesizer)、邏輯分割(Partitioner)、適配(Fitter)、延時(shí)網(wǎng)表提取(TimingSNFExtractor)和編程文件匯編(Assembler)等操作。整個(gè)過程如圖2.13～圖2.15所示。

圖2.13編譯菜單

圖2.14編譯界面

圖2.15編譯結(jié)果2.3.3功能仿真設(shè)計(jì)文件仿真，也稱為模擬(Simulation)，是對(duì)電路設(shè)計(jì)的一種間接的檢測(cè)方法。對(duì)電路設(shè)計(jì)的邏輯行為和功能進(jìn)行模擬檢測(cè)，可以獲得許多設(shè)計(jì)錯(cuò)誤及改進(jìn)方面的信息。對(duì)于大型系統(tǒng)的設(shè)計(jì)，能進(jìn)行可靠、快速、全面的仿真尤為重要。仿真包括編輯波形文件、保存波形文件和執(zhí)行仿真文件等操作。建立仿真文件如圖2.16所示。

圖2.16建立仿真文件在仿真文件窗口的空白處按右鍵，選擇EnterNodesfromSNF選項(xiàng)并按左鍵確認(rèn)，加載輸入和輸出端口，如圖2.17所示。圖2.17加載輸入和輸出端口選擇菜單在出現(xiàn)的“EnterNodesfromSNF”對(duì)話框中，單擊List按鈕然后點(diǎn)擊節(jié)點(diǎn)(欲仿真的I/O管腳)和“=》”按鈕，被選擇的節(jié)點(diǎn)即出現(xiàn)在右邊窗口中。加載界面如圖2.18所示。圖2.18加載界面單擊OK按鈕，則仿真所需的輸入/輸出管腳即列在圖中。給輸入端口賦值的過程如圖2.19所示。選中(點(diǎn)擊信號(hào)名)欲添加激勵(lì)波形的管腳，窗口左邊的信號(hào)源即刻變成可操作狀態(tài)，如邏輯“1”、邏輯“0”、時(shí)鐘、箭頭等，若用邏輯“1”、“0”按鈕設(shè)置相應(yīng)的輸入信號(hào)波形，例如要使信號(hào)的某一段為邏輯“1”，則按住鼠標(biāo)左鍵并從起點(diǎn)拖動(dòng)到終點(diǎn)，然后點(diǎn)擊“1”按鈕，重復(fù)進(jìn)行直到完成所需設(shè)置；也可選中信號(hào)然后點(diǎn)擊左邊的時(shí)鐘按鈕。

圖2.19輸入、輸出端口賦值選擇File\Save，則會(huì)出現(xiàn)如圖2.20所示的對(duì)話框。注意此時(shí)的文件名(自動(dòng)生成*.scf，其前綴就是項(xiàng)目名)不要隨意改動(dòng)。單擊OK按鈕即可保存仿真文件。沒有這一步仿真就無法進(jìn)行。圖2.20仿真文件保存啟動(dòng)MAX?+?plusⅡ\Simulator菜單，開始仿真，如圖2.21所示。一般此時(shí)只需在彈出的窗口選擇Start項(xiàng)，然后再按Openscf即可得到仿真結(jié)果。圖2.21仿真執(zhí)行命令仿真執(zhí)行情況如圖2.22所示，結(jié)果如圖2.23所示。圖2.22仿真執(zhí)行

圖2.23仿真運(yùn)行結(jié)果2.3.4編程下載設(shè)計(jì)文件上述的仿真僅用來檢查設(shè)計(jì)電路的邏輯功能是否正確，與實(shí)際編程下載的目標(biāo)芯片還沒有聯(lián)系。為了獲得與目標(biāo)器件對(duì)應(yīng)的、精確的時(shí)序仿真文件，在對(duì)文件編譯前必須選定設(shè)計(jì)項(xiàng)目的目標(biāo)器件，在MAX?+?plusⅡ環(huán)境中主要選Altera公司的FPGA或CPLD。編程下載包括選擇目標(biāo)芯片、引腳鎖定、編譯和下載等操作。完成選擇目標(biāo)芯片、引腳鎖定并編譯后再進(jìn)行的仿真稱為時(shí)序仿真，此時(shí)的仿真是針對(duì)具體的目標(biāo)芯片進(jìn)行的。選擇目標(biāo)芯片命令如圖2.24所示，器件選擇如圖2.25所示。

圖2.24選擇目標(biāo)芯片命令

圖2.25器件選擇引腳鎖定命令如圖2.26所示。圖2.26引腳鎖定命令整個(gè)引腳鎖定過程如圖2.27～圖2.32所示。圖2.27選擇端口列表點(diǎn)擊Search按鈕進(jìn)入圖2.28。圖2.28端口列表點(diǎn)擊List按鈕進(jìn)入圖2.29。圖2.29選擇端口點(diǎn)擊OK按鈕進(jìn)入圖2.30。圖2.30選擇引腳選擇Pin下拉菜單中的“4”引腳?(任意選的，只是為了說明問題)，點(diǎn)擊Add按鈕確定即可，如圖2.31所示。圖2.31確定引腳依次類推，可以鎖定B、Y的引腳，最后點(diǎn)擊OK按鈕，如圖2.32所示。圖2.32引腳鎖定完成圖最后形成的原理圖如圖2.33所示。圖2.33引腳鎖定后的原理圖再次編譯一下，完成整個(gè)的設(shè)計(jì)過程，如圖2.34所示。圖2.34引腳鎖定后的編譯以上原理圖的設(shè)計(jì)方法，雖然只是舉了一個(gè)極其簡(jiǎn)單的例子，但包含了除下載以外的全部過程，也是學(xué)習(xí)軟件過程中最重要的部分，一定要熟練掌握。如果是文本格式輸入，處理過程跟以上原理圖設(shè)計(jì)過程大體相同，只是在保存文件的時(shí)候注意以下幾點(diǎn)：(1)只能保存在以英文或數(shù)字命名的文件夾里；(2)文件后綴名為“.vhd”；(3)文件名必須和實(shí)體名一致，如圖2.35中黑色矩形框標(biāo)注所示。

圖2.35文本格式輸入的關(guān)鍵點(diǎn)

2.4

QuartusⅡ軟件的使用2.4.1建立工程下面以實(shí)現(xiàn)一個(gè)如圖2.36所示的4位加法器為例，詳細(xì)介紹QuartusⅡ軟件的使用方法。圖2.36加法器示意圖運(yùn)行QuartusⅡ8.1，初始界面如圖2.37所示。圖2.37

QuartusⅡ啟動(dòng)界面選擇File→NewProjectWizard，出現(xiàn)如圖2.38所示的對(duì)話框。對(duì)話框顯示該向?qū)Чぞ邔椭憬⒉⒊跏蓟粋€(gè)新的工程，其步驟包括指定工程名、工程存放路徑、頂層實(shí)體名，添加工程文件和相應(yīng)的庫，選擇目標(biāo)器件，設(shè)置EDA工具等。圖2.38新建工程點(diǎn)擊Next按鈕，出現(xiàn)如圖2.39所示的對(duì)話框。在此對(duì)話框中輸入工程的保存路徑D:\altera\81\quartus，在工程名中輸入adder4。由于頂層實(shí)體名應(yīng)該和工程名一致，所以當(dāng)我們輸入工程名的時(shí)候，軟件會(huì)自動(dòng)將頂層實(shí)體名設(shè)置為adder4，無需修改。再點(diǎn)擊Next按鈕，如果指定的路徑不存在，會(huì)出現(xiàn)如圖2.40所示的消息框，點(diǎn)擊“是”即可。

圖2.39新建工程保存路徑及工程名圖2.40為工程新建目錄接下來出現(xiàn)如圖2.41所示的對(duì)話框，可以將已經(jīng)存在的設(shè)計(jì)文件添加到當(dāng)前工程中，如果沒有設(shè)計(jì)文件則直接點(diǎn)擊Next按鈕進(jìn)入下一步。圖2.41添加設(shè)計(jì)文件點(diǎn)擊Next按鈕后出現(xiàn)如圖2.42所示的對(duì)話框。在Availabledevices列表中選擇所用實(shí)驗(yàn)箱中的FPGA的型號(hào)，此處選擇EP2C35F672C6。圖2.42選擇目標(biāo)器件點(diǎn)擊Next按鈕，出現(xiàn)如圖2.43所示的對(duì)話框，該對(duì)話框提示用戶選擇將要在新建工程中使用的第三方設(shè)計(jì)工具。本設(shè)計(jì)全部采用QuartusⅡ8.1提供的設(shè)計(jì)輸入、綜合、仿真和時(shí)序分析工具，故直接點(diǎn)擊Next按鈕，進(jìn)入下一環(huán)節(jié)。圖2.43選擇第三方工具圖2.44是對(duì)工程項(xiàng)目的相關(guān)信息進(jìn)行匯總顯示，確認(rèn)無誤后點(diǎn)擊Finish按鈕完成新工程的建立。圖2.44新建工程信息匯總2.4.2設(shè)計(jì)輸入在當(dāng)前工程下，選擇File→New菜單，打開如圖2.45所示的對(duì)話框。選擇VerilogHDLFile，點(diǎn)擊OK按鈕即可打開文本編輯器。在設(shè)計(jì)輸入前，不妨先保存一次。選擇File→Saveas菜單，進(jìn)入如圖2.46所示的對(duì)話框。輸入文件名adder4，選擇保存類型為VerilogHDLFile，同時(shí)勾選下方的Addfiletocurrentproject，以便把當(dāng)前文件加入到當(dāng)前工程中。點(diǎn)擊保存按鈕，在TextEditor中輸入例2.1的程序代碼。圖2.46保存文件例2.1

4位加法器設(shè)計(jì)代碼。moduleadder4(A,B,CI,S,CO);input[3:0]A,B;inputCI;output[3:0]S;outputCO;reg[3:0]S;regCO;always@(AorBorCI)beginS=A+B+CI;if(A+B+CI>15)CO=1;elseCO=0;endendmodule輸入完畢后保存，然后對(duì)輸入文件進(jìn)行編譯。使用Processing→StartCompilation菜單，完成對(duì)設(shè)計(jì)的分析、綜合與實(shí)現(xiàn)。如果編譯成功，則彈出編譯成功的消息框，點(diǎn)擊確定后可看到如圖2.47所示窗口。如果編譯過程中發(fā)現(xiàn)錯(cuò)誤，程序會(huì)自動(dòng)終止，并用紅色字體顯示出錯(cuò)信息，修改程序并再次編譯，直到成功為止。2.4.3電路仿真為了檢驗(yàn)所設(shè)計(jì)的電路的功能是否正確，有必要對(duì)其進(jìn)行功能仿真(除了功能仿真之外，電路設(shè)計(jì)中還涉及時(shí)序仿真，但此次只討論功能仿真)。首先建立矢量波形文件，選擇File→New菜單，在彈出的對(duì)話框中選擇Verification/DebuggingFiles選項(xiàng)中的VectorWaveformFile，如圖2.48所示。圖2.48建立矢量波形文件點(diǎn)擊OK按鈕，進(jìn)入矢量波形編輯器窗口，如圖2.49所示。圖2.49波形編輯器使用File→SaveAs菜單將文件保存為adder4.vwf。用Edit→EndTime菜單設(shè)定仿真終止時(shí)間，這里設(shè)為200?ns。點(diǎn)擊View→Fi