芯片測(cè)試的幾個(gè)術(shù)語(yǔ)及解釋

1、CP、 FT、 WATCP 是把壞的Die 挑出來(lái)，可以減少封裝和測(cè)試的成本?？梢愿苯拥闹繵afer 的良率。FT 是把壞的chip 挑出來(lái)；檢驗(yàn)封裝的良率?，F(xiàn)在對(duì)于一般的wafer 工藝，很多公司多把CP給省了；減少成本。CP對(duì)整片 Wafer 的每個(gè) Die 來(lái)測(cè)試而 FT 則對(duì)封裝好的Chip 來(lái)測(cè)試。CPPass 才會(huì)去封裝。然后FT，確保封裝后也Pass。WAT 是 Wafer Acceptance Test，對(duì)專(zhuān)門(mén)的測(cè)試圖形（test key）的測(cè)試，通過(guò)電參數(shù)來(lái)監(jiān)控各步工藝是否正常和穩(wěn)定；CP是 wafer level 的 chip probing ，是整個(gè) wafer 工藝

2、，包括 backgrinding 和 backmetal（ if need ），對(duì)一些基本器件參數(shù)的測(cè)試， 如 vt（閾值電壓），Rdson（導(dǎo)通電阻） ，BVdss（源漏擊穿電壓） ，Igss（柵源漏電流） ， Idss（漏源漏電流）等，一般測(cè)試機(jī)臺(tái)的電壓和功率不會(huì)很高；FT 是 packaged chip level 的 Final Test，主要是對(duì)于這個(gè) （ CP passed）IC 或 Device 芯片應(yīng)用方面的測(cè)試，有些甚至是待機(jī)測(cè)試；Pass FP還不夠，還需要做process qual 和 product qualCP 測(cè)試對(duì) Memory 來(lái)說(shuō)還有一個(gè)非常重要的作用，那就是

3、通過(guò)MRA 計(jì)算出 chip level的Repair address，通過(guò) Laser Repair 將 CP測(cè)試中的 Repairable die 修補(bǔ)回來(lái)，這樣保證了yield和 reliability 兩方面的提升。CP是對(duì) wafer 進(jìn)行測(cè)試，檢查 fab 廠制造的工藝水平FT 是對(duì) package 進(jìn)行測(cè)試，檢查封裝廠制造的工藝水平對(duì)于測(cè)試項(xiàng)來(lái)說(shuō)， 有些測(cè)試項(xiàng)在 CP時(shí)會(huì)進(jìn)行測(cè)試， 在 FT 時(shí)就不用再次進(jìn)行測(cè)試了，節(jié)省了FT 測(cè)試時(shí)間；但是有些測(cè)試項(xiàng)必須在FT 時(shí)才進(jìn)行測(cè)試（不同的設(shè)計(jì)公司會(huì)有不同的要求）一般來(lái)說(shuō)， CP 測(cè)試的項(xiàng)目比較多，比較全；FT 測(cè)的項(xiàng)目比較少，但都是關(guān)

4、鍵項(xiàng)目，條件嚴(yán)格。但也有很多公司只做FT 不做 CP（如果 FT 和封裝 yield 高的話， CP 就失去意義了） 。在測(cè)試方面， CP 比較難的是探針卡的制作，并行測(cè)試的干擾問(wèn)題。FT 相對(duì)來(lái)說(shuō)簡(jiǎn)單一點(diǎn)。還有一點(diǎn)， memory 測(cè)試的 CP會(huì)更難，因?yàn)橐鰎edundancy analysis，寫(xiě)程序很麻煩。CP 在整個(gè)制程中算是半成品測(cè)試，目的有2 個(gè)， 1 個(gè)是監(jiān)控前道工藝良率，另一個(gè)是降低后道成本（避免封裝過(guò)多的壞芯片），其能夠測(cè)試的項(xiàng)比FT要少些。最簡(jiǎn)單的一個(gè)例子，碰到大電流測(cè)試項(xiàng)CP肯定是不測(cè)的（探針容許的電流有限），這項(xiàng)只能在封裝后的FT 測(cè)。不過(guò)許多項(xiàng)CP測(cè)試后 FT 的時(shí)

5、候就可以免掉不測(cè)了（可以提高效率） ，所以有時(shí)會(huì)覺(jué)得FT 的測(cè)試項(xiàng)比 CP少很多。應(yīng)該說(shuō) WAT 的測(cè)試項(xiàng)和CP/FT是不同的。 CP不是制造（ FAB）測(cè)的！而 CP的項(xiàng)目是從屬于 FT 的（也就是說(shuō) CP測(cè)的只會(huì)比 FT 少），項(xiàng)目完全一樣的；不同的是卡的 SPEC而已；因?yàn)榉庋b都會(huì)導(dǎo)致參數(shù)漂移， 所以 CP測(cè)試 SPEC收的要比 FT 更緊以確保最終成品 FT 良率。還有相當(dāng)多的DH 把 wafer 做成幾個(gè)系列通用的die ，在 CP 是通過(guò) trimming來(lái)定向確定做成其系列中的某一款， 這是解決相似電路節(jié)省光刻版的最佳方案； 所以除非你公司的 wafer 封裝成 device 是

6、唯一的，且 WAT 良率在 99%左右，才會(huì)盲封的。據(jù)我所知盲封的 DH 很少很少，風(fēng)險(xiǎn)實(shí)在太大，不容易受控。WAT： wafer level 的管芯或結(jié)構(gòu)測(cè)試CP： wafer level 的電路測(cè)試含功能專(zhuān)業(yè)文檔供參考，如有幫助請(qǐng)下載。FT： device level 的電路測(cè)試含功能CP=chip probingFT=Final TestCP 一般是在測(cè)試晶圓，封裝之前看，封裝后都要FT 的。不過(guò)bump wafer 是在裝上錫球，probing 后就沒(méi)有FTFT 是在封裝之后，也叫“終測(cè)”。意思是說(shuō)測(cè)試完這道就直接賣(mài)去做application 。CP用 prober ， probe c

7、ard 。 FT 是 handler ， socketCP比較常見(jiàn)的是room temperature=25度， FT 可能一般就是75 或 90 度CP沒(méi)有 QA buy-off （質(zhì)量認(rèn)證、驗(yàn)收） ， FT 有CP兩方面1. 監(jiān)控工藝，所以呢，覺(jué)得 probe 實(shí)際屬于 FAB范疇2. 控制成本。 Financial fate。我們知道 FT 封裝和測(cè)試成本是芯片成本中比較大的一部分，所以把次品在 probe 中 reject 掉或者修復(fù)，最有利于控制成本FT:終測(cè)通常是測(cè)試項(xiàng)最多的測(cè)試了，有些客戶(hù)還要求3 溫測(cè)試，成本也最大。至于測(cè)試項(xiàng)呢，1. 如果測(cè)試時(shí)間很長(zhǎng)， CP 和 FT 又都可以測(cè)， 像 trim 項(xiàng)，加在 probe 能顯著降低時(shí)間成本，當(dāng)然也要看客戶(hù)要求。2.關(guān)于大電流測(cè)試呢， FT 多些，但是我在probe 也測(cè)過(guò)十幾安培的功率mosfet ，一個(gè) PAD上十多個(gè) needle。3.有些 PAD會(huì)封裝到 device 內(nèi)部，在 FT 是看不到的，所以有些測(cè)試項(xiàng)只能在CP 直接測(cè)，像功率管的 GATE端漏電流測(cè)試 IgssCP測(cè)試主要是挑壞die ，修補(bǔ) die ，然后保證die 在基本的spec 內(nèi)， function well 。FT 測(cè)試主要是package 完成