四選一選擇器..

1、GUIZHOU UNIVERSITY實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)課程名稱 VHDL四選一選擇器年級(jí)電技111專業(yè)電子科學(xué)與技術(shù)學(xué)生姓名周倫 穩(wěn)學(xué)號(hào)11070100862013年12月4選1數(shù)據(jù)選擇器1 設(shè)計(jì)背景和設(shè)計(jì)方案1 1設(shè)計(jì)背景該設(shè)計(jì)是以數(shù)字電子技術(shù)為基礎(chǔ)，實(shí)現(xiàn)數(shù)據(jù)從四位數(shù)據(jù)中按照輸入的信號(hào)選 中一個(gè)數(shù)，來實(shí)現(xiàn)所期望的邏輯功能。1 2設(shè)計(jì)方案用撥碼開關(guān)作四位數(shù)據(jù)及兩位控制端的輸入，LED作輸出，通過撥碼開關(guān)組成控制輸入端si和s0不同組合，觀察LED與數(shù)據(jù)輸入端a,b,c,d的關(guān)系，驗(yàn) 證四選一數(shù)據(jù)選擇器設(shè)計(jì)的正確性。使用邏輯門電路與、或、非的組合來表達(dá)4選1數(shù)據(jù)選擇器，通過控制輸入的信號(hào)來控制輸出的信

2、號(hào)值。其邏輯電路圖如下：V其示意框圖如下:其中輸入數(shù)據(jù)端口為D0、Di、D2、D3，A、A為控制信號(hào)，丫為輸出令 AA “00”時(shí)，輸出 Y=D0 ；令 AA “01 ”時(shí)，輸出 Y=D1 ;令 AA “ 10” 時(shí)，輸出 Y=D2 ;令 AA “11時(shí)，輸出 Y=D3 ;輸入數(shù)據(jù)D0D 1D 2J D 34選1 Y數(shù)據(jù)選擇器真值表如下:輸入輸出DA1A0YD000D0D101D1D210D2D311D32方案實(shí)施1）程序12 1 1設(shè)計(jì)思路datm二MH A HDDATA OJTt地一DATACHux02DATAA丼AS:VA 0-T： ATACZATA；Mux03LOGC_Cf.四選一多路

3、選擇器設(shè)計(jì)時(shí)，定義輸入 S為標(biāo)準(zhǔn)以內(nèi)漏記為STD_LOGIC,輸出 的信號(hào)Z的數(shù)據(jù)類型定義為 2位標(biāo)準(zhǔn)邏輯矢量位 STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY 語句和 USE語句，來打開 IEEE庫的程序包 STD_LOGIC_1164.ALL。當(dāng)輸入信號(hào)時(shí)，程序按照輸入的指令來選擇輸出，例如 輸入信號(hào)為“ 00”時(shí)，將a的值給z,進(jìn)而輸出z的值，輸入信號(hào)為“11”是， 將a的值給z,進(jìn)而輸出z的值。若輸入信號(hào)是已經(jīng)定義的四個(gè)信號(hào)之外的值時(shí)(即當(dāng)IF條件語句不滿足時(shí))，輸出值為x，并將x的值給輸出信號(hào)z。這樣即 可實(shí)現(xiàn)四選一數(shù)據(jù)選擇的功能。2 1 2程序LI

4、BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 isPORT (a,b,c,d :IN STD_LOGIC;s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);z: OUT STD_LOGIC);END mux41;ARCHITECTURE one OF mux41 ISBEGINPROCESS( s,a,b,c,d)BEGINCASE s ISWHEN 00 = z z z z z e Bar：410.03*| 4Pointe:10. 0 ns20. 0 ns 卩 18 025 ns-JA 1A 1A 0A 0a 3：姮

5、）回辺怨施DIHXEIX國迤D歴A 030. Q nsrnInterval:40. 0 nsHl-IOILJILJLJT2）程序22 2 1設(shè)計(jì)思路MuxOMJX定義6個(gè)輸入信號(hào)，一個(gè)輸出信號(hào)，當(dāng)控制信號(hào) A= 1時(shí)，muxval的值 加1，即 muxval=muxval+1;當(dāng)控制信號(hào) B= 1時(shí) muxval的值加 2，即 muxval=muxval+2。當(dāng)輸入值為i0時(shí)，輸出q的值為0，當(dāng)輸入的值為 i1 時(shí)，輸出q的值為1,當(dāng)輸入值為 i2時(shí)，輸出q的值為2,當(dāng)輸入值為 i3 時(shí)，輸出q的值為3。2 2 2程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A

6、LL;ENTITY mux41 ISPORT ( i0,i1,i2,i3,a,b : IN STD_LOGIC;q : OUT STD_LOGIC );ENS mux4;ARCHITECTURE b_mux4 OF mux4 IS BEGINProcess ( i0,i1,i2,i3,a,b )Variable muxval : integer rang 7 downto 0;Beginmuxval :=0;if ( a = 1 ) then muxval : muxval + 1; end if; if ( b = 1 ) then muxval : muxval + 2; end if;

7、case muxval iswhen 0 = q q q q null;end case;end process;END b_mux4;2 2 3運(yùn)行結(jié)果當(dāng)輸入信號(hào)“ 00”時(shí)，輸出信號(hào)z的值為 iO; 當(dāng)輸入信號(hào)“ 0T時(shí)，輸出信號(hào)z的值為 i1; 當(dāng)輸入信號(hào)“ 10”時(shí)，輸出信號(hào)z的值為 i2;當(dāng)輸入信號(hào)“ 1T時(shí)，輸出信號(hào)z的值為 i32 2 4波形仿真及描述輸入：Master Time Bat16.E5只血畋13.8 nsI ntervat-2.85 n$A鈦 加憑A矩泡鬣港, 宙k英aM拒A雖莊鳧起,a的波形周期為20ns,b的波形周期為15ns,c的波形周期為20ns,d的波形周期為15ns,s1的波形周期為8ns,s2的波形周期為16ns。輸出:Master Time： BarInterval:Start:16.025 ns10-9 nE20 9 -30- 9ns43 0 nS18.025 ns