第四章 MOS邏輯集成電路-1

1、第四章 MOS邏輯集成電路 學(xué)習(xí)要求 nMOSFET結(jié)構(gòu)及工作原理（補(bǔ)充） nCMOS基本邏輯單元 n靜態(tài)邏輯和動(dòng)態(tài)CMOS電路 nBiCMOS邏輯集成電路 nMOS存儲(chǔ)器 參參 考考 書(shū)書(shū) 數(shù)字?jǐn)?shù)字CMOS VLSI分析與設(shè)計(jì)基礎(chǔ)分析與設(shè)計(jì)基礎(chǔ). 北京大學(xué)出版社，北京大學(xué)出版社， 1996，2002年年12月第月第2次印刷次印刷 Sung-Mo Kang, Yusuf Leblebici, CMOS Digital Integrated Circuits Analysis and Design, McGraw Hill Third Edition 2003 數(shù)字?jǐn)?shù)字 VLSIC 的內(nèi)容的內(nèi)容

2、 系統(tǒng)特性系統(tǒng)特性 可靠性、可制造性可靠性、可制造性 可測(cè)性可測(cè)性 微處理器、專用數(shù)字電微處理器、專用數(shù)字電 路、路、VLSI子系統(tǒng)子系統(tǒng) 規(guī)則結(jié)構(gòu)規(guī)則結(jié)構(gòu) ROM、RAM、PLA、FPGA 反相器反相器 組合和時(shí)序邏輯電路組合和時(shí)序邏輯電路 靜態(tài)特性靜態(tài)特性 動(dòng)態(tài)特性動(dòng)態(tài)特性 MOSFET、電阻、電容和互聯(lián)模型、電阻、電容和互聯(lián)模型 CMOS的制備工藝的制備工藝 設(shè)計(jì)設(shè)計(jì) 實(shí)現(xiàn)實(shí)現(xiàn) 設(shè)計(jì)中所涉及的內(nèi)容設(shè)計(jì)中所涉及的內(nèi)容 FET（Field Effective Transistor） nThe junction-gate field effective transistor nThe insu

3、lated MOS/FET gate transistor The deletion type transistors The enhancement type transistors 補(bǔ)充知識(shí) nMOS的結(jié)構(gòu)、工作原理 nMOS的閾值電壓VT nMOS中應(yīng)注意的問(wèn)題 MOS管概述 nMetal Oxide Semiconductor Field Effective Transistor-MOSFET n特點(diǎn) q制造工藝簡(jiǎn)單 q成品率高 q功耗低、體積小 q輸入阻抗高，可利用柵源電容進(jìn)行動(dòng)態(tài)存儲(chǔ) qN溝MOS較P溝MOS速度快，但工藝復(fù)雜 qCMOS輸入阻抗更高、沒(méi)有靜態(tài)功耗 qVoltage

4、-controlled semi-conductor components MOS晶體管的分類 SD G 多晶硅 有源區(qū) 金屬 W L SiO2SiO2 n+n+ S D L p-Si tox xj G MOS晶體管的結(jié)構(gòu) 版圖版圖 剖面圖剖面圖 B 關(guān)鍵參數(shù)：溝道長(zhǎng)度關(guān)鍵參數(shù)：溝道長(zhǎng)度 L 溝道寬度溝道寬度W 柵氧化層厚度柵氧化層厚度 Tox 襯底摻雜濃度襯底摻雜濃度 Nsub 源漏源漏pn結(jié)結(jié)深結(jié)結(jié)深xj S（source）G（Gate）D（Drain）B（Bulk） 柵一定要全部覆蓋溝道區(qū)柵一定要全部覆蓋溝道區(qū) 分清分清S、G、D、B區(qū)區(qū) （圖a-1） （圖a-2）（圖a-3） NMOS

5、剖面圖 CMOS剖面圖 CMOS標(biāo)準(zhǔn)門的例子 CMOS的微觀照片 MOS管工作原理 n以NMOS為例，柵源形 成正向電壓 驅(qū)趕襯底的多數(shù)載流子 空穴，吸引少數(shù)載流子 電子，在柵極下形成一 個(gè)耗盡層，稱之為反型 層。 在正向電壓大于閾值電 壓，N+擴(kuò)散層中的多數(shù) 載流子被吸引到柵極之 下，襯底的少數(shù)載流子 也被吸引到柵極之下， 稱之為N型感生溝道。 感生溝道與襯底之間依 靠耗盡層進(jìn)行絕緣。 施加正VGS電壓的nMOS晶體管， 圖中顯示出耗盡區(qū)和感應(yīng)溝道 閾值電壓定義 MOS的閾值電壓VT 在柵極上施加一個(gè)正電壓（相對(duì)于源 極）時(shí)，柵極和襯底會(huì)形成電容的極 板，而柵極氧化物則充當(dāng)電介質(zhì)。 耗盡層類

6、似于pn結(jié)二極管中所產(chǎn)生的 耗盡區(qū) 使使MOS結(jié)構(gòu)半導(dǎo)體表面產(chǎn)生強(qiáng)反型結(jié)構(gòu)半導(dǎo)體表面產(chǎn)生強(qiáng)反型 層所需要外加的柵、源電壓，稱為層所需要外加的柵、源電壓，稱為 “閾值電壓閾值電壓”。（開(kāi)啟電壓）。（開(kāi)啟電壓） nVT的計(jì)算 電壓、電容和電荷量關(guān)系式 耗盡層中的電荷 理想MOS結(jié)（費(fèi)米勢(shì)） 金屬-半導(dǎo)體功函數(shù)差 氧化膜中的電荷（表面態(tài)電荷） 注入（Implants） ox I ox sf MSF ox B T C Q C Q C Q V2VFB 通常把實(shí)現(xiàn)平直能帶條件通常把實(shí)現(xiàn)平直能帶條件 所需要的柵電壓稱為平帶所需要的柵電壓稱為平帶 電壓，電壓，VFB 電流電壓關(guān)系 Tgsox VxVVCx i

7、 Q單位面積電荷： 沿x軸積分得到下式 WVxVVC x V I x V xExV WxQxVI TgsoxnD nnn inD MOSFET的電流電的電流電 壓關(guān)系壓關(guān)系 假設(shè)在整個(gè)溝道假設(shè)在整個(gè)溝道 內(nèi)溝道電壓值高內(nèi)溝道電壓值高 于閾值電壓于閾值電壓 根據(jù)根據(jù)Q=CV、電、電 荷守恒定律以及荷守恒定律以及 電流的計(jì)算，得電流的計(jì)算，得 出右式出右式 W：垂直于溝道：垂直于溝道 長(zhǎng)度的有效源漏長(zhǎng)度的有效源漏 區(qū)尺寸區(qū)尺寸 L：兩塊源漏摻：兩塊源漏摻 雜區(qū)之間的距離雜區(qū)之間的距離 MOS管工作原理（續(xù)） Lt W k V VVVkI ox oxn n DS DSTGSnD 2 2 2 2 器件

8、的增益系數(shù)器件的增益系數(shù) Process Transconductance Parameter ox oxn t k 其中其中 長(zhǎng)溝道器件輸出特性曲線長(zhǎng)溝道器件輸出特性曲線 n如果在源極和漏極之間有連續(xù)的溝道存在，那么器件將工 作在線性區(qū) VDSVGS-VT ID=2Kn(VGS-VT)-VDS/2VDS2Kn(VGS-VT)VDS 位于感應(yīng)溝道上的電勢(shì)差固定為VGS-VT，得 ID=Kn(VGS-VT)2 類似于一個(gè)受電壓控制的可變電阻（非線性） n如果漏極和源極電壓出現(xiàn)迅速增長(zhǎng)，則有VGS-V(x) VT發(fā) 生。在這樣的條件下，晶體管工作在飽和區(qū) 由于耗盡區(qū)的存在 長(zhǎng)度系數(shù)L減小和溝道長(zhǎng)度

9、調(diào)制效應(yīng)，得ID=Kn(VGS-VT)2(1+VDS)。 稱為溝道調(diào)制因子，典型值在0.010.1/V之間 n相當(dāng)于一個(gè)受電壓控制的電流源 n注意：當(dāng)VGS=VT時(shí)，電流不會(huì)突然降為零，在那一點(diǎn)器件 將進(jìn)入亞閾值工作狀態(tài)。為了使器件完全停止工作，柵極 -源極電壓必須比VT低得多 MOSFET的工作過(guò)程及的工作過(guò)程及IV特性特性 VG 以上所有推導(dǎo)獲得的等式，以上所有推導(dǎo)獲得的等式， 對(duì)于對(duì)于pMOS晶體管均同樣適晶體管均同樣適 用。唯一的區(qū)別是，對(duì)于用。唯一的區(qū)別是，對(duì)于 pMOS器件，所有電壓和電器件，所有電壓和電 流的極性均是相反的，課后流的極性均是相反的，課后 練習(xí)試推導(dǎo)練習(xí)試推導(dǎo)pMO

10、S的性質(zhì)的性質(zhì) 線性區(qū) 飽和區(qū) 總結(jié) n關(guān)閉區(qū)（VGS遠(yuǎn)低于VT） n亞閾值區(qū)（ VGSVT ） n線性電阻區(qū)（VDS1010以上 輸出電阻：右上角公式2 n線性區(qū)：數(shù)十?dāng)?shù)百歐姆 n飽和區(qū)：趨近于無(wú)窮大 擊穿特性 nP-N結(jié)擊穿電壓、源漏電壓穿通組成的源漏擊穿電壓BVDS n柵極擊穿電壓BVGS（不可恢復(fù)），一般100200V )2( ) 1 ( CV DS DS on CV GS DS m GS DS i v R v i g MOS器件與BJT的比較 n多子器件、少子器件 導(dǎo)電載流子 n電壓控制、電流控制 nI-V特性 nPhysical Architecture 柵極材料 柵極絕緣材料 柵

11、極絕緣層厚度 溝道摻雜的濃度 源極與襯底之間的電壓 主要參數(shù)主要參數(shù) 在低電源電壓的情況下，較低的閾值電壓有利于保持 性能的變化趨勢(shì)。 根據(jù)門控延遲時(shí)間與VT/VDD之間的相互關(guān)系，當(dāng)閾值 電壓達(dá)到VDD/2時(shí)，延遲時(shí)間迅速增加，MOSFET電 流的急劇降低以及CMOS反相器門限的相應(yīng)增高 影響閾值電壓變化的其它因素 溝道長(zhǎng)度：VT會(huì)隨著L的減小而減小 源/漏電壓：閾值會(huì)隨著VDS的增大而減小 熱載流子效應(yīng)：引起nMOS器件的閾值增大，而pMOS 晶體管的閾值下降 ox sf MSF ox B T C Q C Q V2 金屬M(fèi)-半導(dǎo)體S功函數(shù)差對(duì)閾值電 壓的影響 一種材料的功函數(shù)：把一個(gè)電子從

12、該 材料的費(fèi)米能級(jí)上移到真空中去成為 自由電子所需要的能量 ms=M-S=M-（/q+Eg/2q+B） B =（KT/q）ln（NA/ni） B =-（KT/q）ln（ND/ni） EF EFp Ei EC EV pMOS EFN 表面固定電荷Qsf 由于雜質(zhì)、陷阱以及共價(jià)鍵的不完備，在氧化層和體硅 的介面存在電荷。-Qsf/Cox 襯底和源之間有電壓差，修正公式，得 體效應(yīng)因子 COX=OX/tOX ，柵介質(zhì)的介電常數(shù)除以柵介質(zhì)厚度 ASi OX FBSFTT Nq C VVV 2 1 22 0 在N型Si上制備MOSFET，ND=1015/cm3， tox=500埃，AL柵表面電荷 Qsf

13、=6.8X1011q/cm2，求閾值電壓？ 課堂練習(xí)：課堂練習(xí)：若襯底材料改為P型Si，其余條 件同上，計(jì)算其閾值電壓？ 首先推斷是PMOS； 接著計(jì)算平帶電壓、費(fèi)米勢(shì)、氧化層電容 （Cox=0ox/tox） 、耗盡層電荷； 最后、代入VT的計(jì)算公式 -2.58伏，推斷為增強(qiáng)型PMOS結(jié)構(gòu) -1.61伏，推斷為耗盡型NMOS結(jié)構(gòu) V q kT cmn cmF V q E eV n N q KT i ox g i D B 026. 0 105 . 1 9 . 3 /1085. 8 56. 0 2 05. 4 4.25eV鋁柵的功函數(shù)約為 ln 310 14 0 庫(kù)侖10.602 1=電子電荷 q

14、 22 強(qiáng)強(qiáng)型的耗盡區(qū)電 19- 0BSBDoxB VqNQ AL柵PMOS一般為增強(qiáng)型，而NMOS易為 耗盡型，主要受到平帶電壓的影響 AL柵MOS管的金屬、半導(dǎo)體功函數(shù)差 N襯底：-0.06伏 P襯底：-0.66伏 制備增強(qiáng)型NMOS、降低PMOS閾值電壓 的絕對(duì)值，使VTn=VTp，是CMOS對(duì)器件工 藝的基本要求。VT的控制QI (Implants) Qsf 界面固定正電荷 正離子 快界面 輻照 禁帶寬度禁帶寬度 離子注入調(diào)整閾值電壓 離子注入硼；VT-QI/Cox=-qNI/Cox NI=1.36X1012/cm3=VT=1.72伏（增強(qiáng)型） 通過(guò)對(duì)VT的控制實(shí)現(xiàn)了 5微米工藝：NM

15、OS:1伏；PMOS：-1伏 2微米工藝：NMOS:0.7伏；PMOS：-0.7伏 CMOS由初期的P阱工藝轉(zhuǎn)變?yōu)殡p阱工藝 硅柵MOS（多晶硅） 改變金屬和半導(dǎo)體功函數(shù)差值 重?fù)诫sP型多晶硅： P-Si：0.25伏；N-Si：0.85伏 重?fù)诫sN型多晶硅： P-Si：-0.84伏；N-Si:-0.26伏 薄柵工藝，調(diào)控Cox 調(diào)控Cox,減小SiO2界面態(tài)的影響 厚度下降到50埃；P-Si：-0.96伏；N-Si：0.33伏 提高Si/SiO2界面和SiO2層的質(zhì)量 采用100晶向，界面太少 EF EF Ei EC EV pMOS VTH的比較的比較 ox i ox sf ox B FBMST

16、H C Q C Q C Q V2 其它參數(shù)其它參數(shù) lk因子（器件的導(dǎo)電能力）因子（器件的導(dǎo)電能力） l器件設(shè)計(jì)尺寸（W/L） l工藝制造及材料的電子和空穴遷移率 l遷移率隨溫度的升高而下降，所以高溫導(dǎo)致漏極電流ID下降， 電路速度下降。溫度升高100度，k因子要下降40 l柵極電壓帶來(lái)遷移率的變化，所以需用有效遷移率修正 l有效溝道長(zhǎng)度 l參數(shù)（器件的飽和區(qū)特性）參數(shù)（器件的飽和區(qū)特性） l飽和區(qū)中ID電流隨VDS變化的斜率 l器件設(shè)計(jì)、工藝 l=dXd/（Leff*dVDS） l數(shù)字電路設(shè)計(jì)可不計(jì)，但在模擬電路中是其關(guān)鍵的器件參數(shù) Lt W k ox oxn n 2 體效應(yīng)因子體效應(yīng)因子

17、l當(dāng)MOS器件的襯底和源之間存在偏置時(shí)（通 常反偏），就會(huì)使溝道和襯底之間的耗盡層增 寬，使耗盡層中包含更多的電荷。 l晶體管的閾值電壓也將增加 l對(duì)電路的影響： l高電平下降 l電路工作速度下降 l采用高電阻率襯底，以減低襯底偏置效應(yīng)的影 響 幾點(diǎn)注意的問(wèn)題 n小尺寸MOS器件（小于2微米），前面的公式必須修正 n關(guān)于IDS-VDS特性 n短溝道不成立 nNMOS的性能比PMOS好 n表面遷移率的縱向電場(chǎng)效應(yīng) neffn，p n溝道長(zhǎng)度調(diào)制效應(yīng) n亞閾電流（低壓、低功耗） n當(dāng)VGSVT時(shí)，源漏之間的漏電流 n長(zhǎng)溝道：源漏漏電流 n短溝道：擴(kuò)散形式為主 n采用深而重的柵下溝道注入，以減低漏區(qū)

18、對(duì)源區(qū)的影響 n襯底偏置（體效應(yīng)）的影響 n熱載流子效應(yīng)（電場(chǎng)增強(qiáng)、載流子速度加快） n電子進(jìn)入氧化層：NMOS的閾值電壓增加 n空穴進(jìn)入氧化層：PMOS的閾值電壓減小 W，L（微米） 窄溝道器件 短溝道器件 VT MOS器件閾值電壓的短溝 和窄溝效應(yīng) 短溝道帶來(lái)的影響 n飽和電流IDSAT和VGS不呈平方律關(guān)系，而呈線 性關(guān)系 n飽和區(qū)特性曲線不平坦，而呈明顯上翹趨勢(shì) n器件跨導(dǎo)不隨VGS的增加而增大，而是隨著載 流子運(yùn)動(dòng)速度飽和而趨于不變 n轉(zhuǎn)折點(diǎn)電壓發(fā)生變化（Early Saturation） n熱載流子效應(yīng)改變了閾值電壓 ID VDS MOSFET的器件模型的器件模型 在在SPICE中包含著五種基本的中包含著五種基本的MOSFET模型，以供用戶按具模型，以供用戶按具 體情況選用，其中：體情況選用，其中： Level=1 ShichmanHodges模模 型型 （MOSFET一級(jí)模型）一級(jí)模型） Level=2 基本幾何圖形的解析模