EDA可編程邏輯實(shí)驗(yàn)報(bào)告

1、 可編程邏輯實(shí)驗(yàn)院系名稱：電子工程學(xué)院學(xué)生姓名：專業(yè)名稱：光電信息工程班 級(jí)：光電0904學(xué)號(hào)：實(shí)驗(yàn)名稱：門電路的設(shè)計(jì)實(shí)驗(yàn)一：用原理圖輸入法設(shè)計(jì)門電路實(shí)驗(yàn)?zāi)康模?.掌握pld芯片的基本使用方法，熟悉eda軟件max+plus的操作。1. 學(xué)會(huì)利用軟件仿真和實(shí)現(xiàn)用硬件對(duì)數(shù)字電路的邏輯功能進(jìn)行驗(yàn)證和分析。器材：pc實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)1、f=/ab 2、f=ab+cd實(shí)驗(yàn)結(jié)果：1. f=/ab原理圖：仿真結(jié)果：2. f=ab+cd原理圖：仿真結(jié)果：實(shí)驗(yàn)二：用原理圖輸入法設(shè)計(jì)門電路實(shí)驗(yàn)?zāi)康模?.進(jìn)一步掌握pld芯片的基本使用方法，熟悉eda軟件max+plus的操作。2.學(xué)會(huì)利用軟件仿真和實(shí)現(xiàn)用硬件對(duì)數(shù)字

2、電路的邏輯功能進(jìn)行驗(yàn)證和分析。3.學(xué)習(xí)初步的vhdl程序設(shè)計(jì)方法。器材：pc實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)3、f=ab 4、f=/abc+/d實(shí)驗(yàn)結(jié)果：3、 f=ab源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xor2 isport(a,b:in std_logic; f:out std_logic);end;architecture main of xor2 isbeginf=a xor b;end;仿真結(jié)果：4、 f=/abc

3、+/d源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity zhonghe isport(a,b,c,d:in std_logic; f:out std_logic);end;architecture main of zhonghe issignal g,h,y,m,n:std_logic;beginm=not a;g=m and b;h=g and c;n=not d;y=h or n;f=y;end;仿真結(jié)果：實(shí)驗(yàn)小結(jié)：

4、本實(shí)驗(yàn)為第一次dea實(shí)驗(yàn)，不免有些興奮和好奇，加之老師講的比較好，所以基本上沒(méi)有遇到什么問(wèn)題。雖然提前有預(yù)習(xí)過(guò)，但是老師還是一點(diǎn)點(diǎn)的細(xì)細(xì)講，我很佩服。老師使我們?cè)诙虝r(shí)間內(nèi)，學(xué)會(huì)了max+plus的使用方法。原理圖輸入法，文本輸入法基本都會(huì)了。不過(guò)還是出了些問(wèn)題。比如很容易忘記，將當(dāng)前工程選中。在文本編寫時(shí)，必須保持文件名與實(shí)體名一致，且擴(kuò)展名為“.vhd”?？傊?，這次實(shí)驗(yàn)做得還不錯(cuò)。實(shí)驗(yàn)名稱：組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)三：編譯碼器設(shè)計(jì)實(shí)驗(yàn)?zāi)康模篴）熟悉組合邏輯電路的vhdl描述方法。b)熟練掌握“case”語(yǔ)句和“ifelse”語(yǔ)句的用法。器材：pc實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)1、輸入8421bcd碼，輸出余3

5、碼 2、設(shè)計(jì)優(yōu)先編碼器實(shí)驗(yàn)結(jié)果：a）輸入8421bcd碼，輸出余3碼源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shiyan3 isport(x0,x1,x2,x3:in std_logic;y0,y1,y2,y3:out std_logic);end;architecture rel_1 of shiyan3 issignal a,b,c,d, e,f,g,h,i,j,k,l,m,n:std_logic; begin a=not x3; b=not x2; c=not

6、x1; d=not x0; e=a and d; f=b and c and d; y0=e or f; g=a and c and d; h=a and x1 and x0 ; y1=f or g or h; i=a and x2 and c and d; j=b and c and x0; k=a and b and x1; y2=i or j or k; l=x3 and b and c; m=a and x2 and x0; n=a and x2 and x1; y3=l or m or n;end;實(shí)驗(yàn)結(jié)果：b)設(shè)計(jì)優(yōu)先編碼器源程序：library ieee;use ieee.std

7、_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity shiyan4 isport(i:in std_logic_vector(7 downto 0);a:out std_logic_vector(2 downto 0);end;architecture dataflow of shiyan4 isbegin a=111 when i(7)=1else 110 when i(6)=1else 101 when i(5)=1else 100 when i(4)=1else 011 w

8、hen i(3)=1else 010 when i(2)=1else 001 when i(1)=1else 000 when i(0)=1else 111;end;實(shí)驗(yàn)結(jié)果：實(shí)驗(yàn)四：數(shù)選器，邏輯運(yùn)算器實(shí)驗(yàn)?zāi)康模篴）進(jìn)一步熟悉組合邏輯電路的vhdl描述方法。i. 進(jìn)一步熟練掌握“case”語(yǔ)句和“ifelse”語(yǔ)句的用法。ii. 掌握數(shù)選器、邏輯運(yùn)算器的組合邏輯電路的設(shè)計(jì)方法。器材：pc實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)1、abcd的多數(shù)表決器 2、二位二進(jìn)制相乘電路實(shí)驗(yàn)結(jié)果：a）abcd的多數(shù)表決器源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std

9、_logic_unsigned.all;entity shiyan5 isport(a,b,c,d:in std_logic;y:out std_logic);end;architecture rel_1 of shiyan5 issignal e,f,g,h,i,j,k:std_logic; begin e=c and d; f=a or b; g=e and f; h=a and b; i=c or d; j=h and i; k=g or j;y=k;end;實(shí)驗(yàn)結(jié)果：b）二位二進(jìn)制相乘電路源程序：library ieee;use ieee.std_logic_1164.all;use

10、ieee.std_logic_unsigned.all;entity shiyan6 isport(a1,a0,b1,b0:in std_logic;p0,p1,p2,p3:out std_logic);end;architecture rel_1 of shiyan6 issignal e,f,g,h,i,j,k,l:std_logic; begin e= a0 and b0; f=a1 and b0; g=a0 and b1; h=f or g; i=a1 and b1; j=a0 nand b0; k=i and j; l=e and i;p0=e;p1=h;p2=k;p3yyyyyyy

11、yyyyyyyyyy=zzzzzzz;end case;end process;end;實(shí)驗(yàn)結(jié)果：實(shí)驗(yàn)小結(jié)：本實(shí)驗(yàn)為第二次dea實(shí)驗(yàn)，這次的實(shí)驗(yàn)內(nèi)容相對(duì)第一次是比較多的。但是老師的講解，使我們做起實(shí)驗(yàn)來(lái)，事半功倍。但是，還會(huì)犯些老毛病，比如很容易忘記，將當(dāng)前工程選中。在文本編寫時(shí)，必須保持文件名與實(shí)體名一致，且擴(kuò)展名為“.vhd”。在寫最后的數(shù)碼管時(shí)犯糊涂了，以為是用原理圖來(lái)實(shí)現(xiàn)，浪費(fèi)了不少時(shí)間。還有，文本編寫時(shí)，高阻態(tài)是不能隨便出現(xiàn)的，我就吃虧了?？傊?，這次實(shí)驗(yàn)做得還行。實(shí)驗(yàn)六：觸發(fā)器的設(shè)計(jì)實(shí)驗(yàn)?zāi)康模篴）認(rèn)識(shí)rs觸發(fā)器、jk觸發(fā)器、d觸發(fā)器和t觸發(fā)器。v. 熟練掌握rs觸發(fā)器、jk觸發(fā)器、d

12、觸發(fā)器和t觸發(fā)器的邏輯功能及動(dòng)作特點(diǎn)。vi. 能夠通過(guò)cpld開(kāi)發(fā)實(shí)現(xiàn)具有觸發(fā)器功能的數(shù)字電路。器材：pc，可編程邏輯實(shí)驗(yàn)電路板，下載線，usb電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)1、上升沿jk觸發(fā)器。 實(shí)現(xiàn)2、上升沿d觸發(fā)器。實(shí)驗(yàn)結(jié)果：a） 上升沿jk觸發(fā)器要求設(shè)計(jì)一個(gè)合理的電路，通過(guò)max+plusii仿真和cpld實(shí)現(xiàn)驗(yàn)證jk觸發(fā)器的邏輯功能，并掌握其動(dòng)作特點(diǎn)。此次設(shè)計(jì)的 jk觸發(fā)器如圖4-6-2所示。jk觸發(fā)器功能表見(jiàn)表4-6-2源程序：library ieee;use ieee.std_logic_1164.all;entity jkclk isport(prn,

13、clrn,clk:in std_logic; j,k:in std_logic; q,qb:out std_logic);end;architecture jkcp1 of jkclk issignal q_temp,qb_temp: std_logic;beginprocess(prn,clrn,clk,j,k)beginif(prn=1 and clrn=0)thenq_temp=0;qb_temp=1;elsif(prn=0)thenq_temp=1;qb_temp=0;elsif(clk=1 and clkevent)then if(j=0 and k=1)then q_temp=0;

14、 qb_temp=1;elsif(j=1 and k=0)then q_temp=1; qb_temp=0;elsif(j=1 and k=1)then q_temp=not q_temp; qb_temp=not qb_temp;else q_temp=q_temp; qb_temp=qb_temp;end if;end if;end process;q=q_temp;qb=qb_temp;end;實(shí)驗(yàn)結(jié)果：b） 上升沿d觸發(fā)器要求設(shè)計(jì)一個(gè)合理的電路，通過(guò)max+plusii仿真和cpld實(shí)現(xiàn)驗(yàn)證d觸發(fā)器的邏輯功能，并掌握其動(dòng)作特點(diǎn)。此次設(shè)計(jì)的d觸發(fā)器如圖所示。源程序：library iee

15、e;use ieee.std_logic_1164.all;entity dcp isport(prn,clrn,clk:in std_logic; d:in std_logic; q,qb:out std_logic);end;architecture dcp1 of dcp issignal q_temp,qb_temp: std_logic;beginprocess(prn,clrn,clk,d)beginif(prn=1 and clrn=0)thenq_temp=0;qb_temp=1;elsif(prn=0)thenq_temp=1;qb_temp=0;elsif(clk=1 an

16、d clkevent)then q_temp=d; qb_temp=not d;end if;end process;q=q_temp;qb=qb_temp;end;實(shí)驗(yàn)結(jié)果：實(shí)驗(yàn)小結(jié)：通過(guò)實(shí)驗(yàn)，讓我對(duì)vhdl軟件的應(yīng)用更熟悉，同時(shí)認(rèn)識(shí)rs觸發(fā)器、jk觸發(fā)器、d觸發(fā)器、t觸發(fā)器，掌握它們的邏輯功能和動(dòng)作特點(diǎn)。實(shí)驗(yàn)應(yīng)注意事項(xiàng)：電路的編程要根據(jù)要求及真值表，要考慮輸入所有可能出現(xiàn)的情況，盡量簡(jiǎn)潔。測(cè)試信號(hào)要包括所有端子的各種情況。同時(shí)一定要考慮文件名匹配問(wèn)題。在編寫程序中一定要認(rèn)真細(xì)心，小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果不正確。注意文件保存時(shí)的文件名匹配問(wèn)題。如果出現(xiàn)了錯(cuò)誤應(yīng)按著提示內(nèi)容一步一步的進(jìn)行調(diào)試，直

17、到?jīng)]有錯(cuò)誤為止?？傊?，這次試驗(yàn)室較為順利的完成了，在這次實(shí)驗(yàn)中收獲頗多。實(shí)驗(yàn)七：移位寄存器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?1、掌握移位寄存器電路設(shè)計(jì)的方法。2、通過(guò)開(kāi)發(fā)cpld來(lái)實(shí)現(xiàn)時(shí)序邏輯電路的功能。二、實(shí)驗(yàn)所用儀表及主要器材 計(jì)算機(jī)，軟件maxplus2，cpld芯片三、實(shí)驗(yàn)原理簡(jiǎn)述（1）啟用原理圖（文本）編輯器編譯；（2）保存、編輯程序語(yǔ)言，在程序無(wú)錯(cuò)后進(jìn)行編譯。（3）啟動(dòng)波形圖編譯器，設(shè)置、編輯波形圖并保存、仿真。（4）指定、設(shè)置cpld芯片epm7032slc44-10；輸入輸出分配管腳。 （5）下載實(shí)現(xiàn)，按照設(shè)定的輸入輸出管腳，用線連接實(shí)驗(yàn)板上的發(fā)光二極管和開(kāi)關(guān)改變輸入開(kāi)關(guān)的狀態(tài)，觀察輸出端對(duì)

18、應(yīng)的發(fā)光二極管的狀態(tài)。四、實(shí)驗(yàn)測(cè)量記錄（真值表、源程序、仿真圖）1、設(shè)計(jì)一個(gè)能自啟動(dòng)的環(huán)形計(jì)數(shù)器 實(shí)現(xiàn)如下圖所示狀態(tài)轉(zhuǎn)移圖。真值表：10000100010000100010000100011000編寫出實(shí)現(xiàn)該電路的vhdl程序.library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity roll1 isport(clk,d:in std_logic; q:buffer std_logic_vector(3 downto 0);end;architecture atl of roll1 isbeg

19、in process(clk) begin if(clkevent and clk=1)then q(3)=d; q(0)=q(1); q(1)=q(2); q(2)=q(3); if (q(0)=1)then q(3)=q(0); end if; end if; end process;end;用max+plusii進(jìn)行仿真。2、節(jié)日彩燈電路設(shè)計(jì)要求當(dāng)輸入連續(xù)脈沖時(shí)，4個(gè)彩燈（發(fā)光二極管）級(jí)可以從右向左逐位亮繼而逐位滅，又可以從左向右逐位亮繼而逐位滅。真值表：時(shí)0000000100010011001101110111111111111110111011001100100010000000時(shí)：

20、0000100010001100110011101110111111110111011100110011000100010000編寫出實(shí)現(xiàn)該電路的vhdl程序.library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity light isport(x,clk,rd:in std_logic; q:buffer std_logic_vector(3 downto 0);end;architecture atl of light isbegin process(clk,x) begin if(rd=0

21、)then q=0000; elsif(clkevent and clk=1)then if(x=1)then q(3)=q(2); q(2)=q(1); q(1)=q(0); q(0)=not q(3); else q(0)=q(1); q(1)=q(2); q(2)=q(3); q(3)=not q(0); end if; end if; end process;end;用max+plusii進(jìn)行仿真。3、硬件下載實(shí)現(xiàn)彩燈設(shè)計(jì)，結(jié)果用二極管顯示。按照下載實(shí)現(xiàn)的步驟進(jìn)行，分配管腳圖如下：時(shí)鐘控制信號(hào)cp必須接在43號(hào)管腳；異步清零端rd必須接在1號(hào)管腳；輸入輸出端必須接在（i/0）管腳。然后

22、在電路板上連接好電路，變換輸入端x的高低電平，可以看見(jiàn)四個(gè)二極管如狀態(tài)轉(zhuǎn)移表所示依次變換。五、實(shí)驗(yàn)心得本次試驗(yàn)主要是對(duì)移位寄存器的設(shè)計(jì)，程序已在示例中給出，只要仿照示例進(jìn)行設(shè)計(jì)就可得到想要的結(jié)果。在下載實(shí)現(xiàn)時(shí)，出了許多小問(wèn)題，剛開(kāi)始時(shí)老師不能下下來(lái)，后來(lái)經(jīng)過(guò)老師的講解才得以解決問(wèn)題。在編寫程序時(shí)，要對(duì)語(yǔ)句熟悉，編寫中有一個(gè)if 語(yǔ)句后少一個(gè)end ，在邊沿觸發(fā)器的上升沿用 event。實(shí)驗(yàn)應(yīng)注意事項(xiàng)：電路的編程要根據(jù)要求及真值表，要考慮輸入所有可能出現(xiàn)的情況，盡量簡(jiǎn)潔。測(cè)試信號(hào)要包括所有端子的各種情況。同時(shí)一定要考慮文件名匹配問(wèn)題。在編寫程序中一定要認(rèn)真細(xì)心，小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果不正確，從而

23、沒(méi)有編譯結(jié)果注意仿真信號(hào)應(yīng)包括所有端子的各種情況。注意文件保存時(shí)的文件名匹配問(wèn)題。如果出現(xiàn)了錯(cuò)誤應(yīng)按著提示內(nèi)容一步一步的進(jìn)行調(diào)試，直到?jīng)]有錯(cuò)誤為止?？傊?，這次試驗(yàn)我收獲頗多。實(shí)驗(yàn)八：計(jì)數(shù)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康? 掌握計(jì)數(shù)器電路設(shè)計(jì)的方法。2 通過(guò)開(kāi)發(fā)cpld來(lái)實(shí)現(xiàn)時(shí)序邏輯電路的功能。二、實(shí)驗(yàn)所用儀表及主要器材 計(jì)算機(jī)，軟件maxplus2，cpld芯片三、實(shí)驗(yàn)原理簡(jiǎn)述（1）啟用原理圖（文本）編輯器編譯；（2）保存、編輯程序語(yǔ)言，在程序無(wú)錯(cuò)后進(jìn)行編譯。（3）啟動(dòng)波形圖編譯器，設(shè)置、編輯波形圖并保存、仿真。（4）指定、設(shè)置cpld芯片epm7032slc44-10；輸入輸出分配管腳。 （5）下載實(shí)現(xiàn)

24、，按照設(shè)定的輸入輸出管腳，用線連接實(shí)驗(yàn)板上的發(fā)光二極管和開(kāi)關(guān)改變輸入開(kāi)關(guān)的狀態(tài)，觀察輸出端對(duì)應(yīng)的發(fā)光二極管的狀態(tài)。四、實(shí)驗(yàn)內(nèi)容（真值表、原理圖、源程序、仿真圖）1設(shè)計(jì)一個(gè)同步帶有進(jìn)位輸出端的二十四進(jìn)制（8421bcd碼）計(jì)數(shù)器，且能夠自啟動(dòng)及具有進(jìn)位輸出端。方法按下列要求設(shè)計(jì)編程實(shí)現(xiàn)。要求：1). 用原理圖輸入法，元件采用74160設(shè)計(jì)上述計(jì)數(shù)器，并硬件下載實(shí)現(xiàn)，結(jié)果用數(shù)碼管顯示；2). 用文本輸入法即vhdl語(yǔ)言設(shè)計(jì)編程，并硬件下載實(shí)現(xiàn)，結(jié)果用數(shù)碼管顯示。真值表：q7q6q5q4q3q2q1q00000000000000001000000100000001100000100000001010

25、00001100000011100001000000010010001000000010001000100100001001100010100000101010001011000010111000110000001100100100000001000010010001000100011原理圖：編寫出實(shí)現(xiàn)該電路的vhdl程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dec isport(clk,sd,ep,et:in std_logic; rd:buffer std_logic

26、; dl:in std_logic_vector(3 downto 0); dh:in std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0); qh:buffer std_logic_vector(3 downto 0);end;architecture rtl of dec isbegin process(clk,rd,sd,ep,et) begin rd=(qh(1) nand ql(2); if(rd=0)then ql=0000; qh=0000; elsif(clkevent and clk=1)th

27、en if(sd=0)then ql=dl;qh=dh; elsif(ep=0)then ql=ql;qh=qh; elsif(et=0)then ql=ql;qh=qh; elsif(ep=1 and et=1)then if(ql=9)then ql=0000; qh=qh+1; else ql=ql+1; qh=qh; end if; end if; end if;end process;end;用max+plusii進(jìn)行仿真：2、設(shè)計(jì)一個(gè)同步帶有進(jìn)位輸出端的模60（8421bcd碼）計(jì)數(shù)器，且能夠自啟動(dòng)及具有進(jìn)位輸出端，計(jì)數(shù)器個(gè)位顯示09，計(jì)數(shù)器,十位顯示09。library ieee ;use ieee.std_logic_1164.all ;use ieee.std_logic_arit