創(chuàng)新實驗 偶校驗碼 四位二進制加法器 VHDL.doc

1、創(chuàng)新實驗偶校驗碼一.實驗原理及代碼library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jiaoyan is Port ( INPUT : in STD_LOGIC_VECTOR (7 downto 0); OUTPUT : out STD_LOGIC_VECTOR (8 downto 0);end jiaoyan;architecture Behavioral of jiaoyan isbeginprocess(INPUT)var

2、iable even :STD_LOGIC;begineven :=0;for i in INPUT range loopOUTPUT(i)=INPUT(i);if INPUT(i)=1 theneven :=not(even);end if;end loop;OUTPUT(8)=even;end process;end Behavioral;接收：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jieshou is Port

3、 (INPUT : in STD_LOGIC_VECTOR (8 downto 0); OUTPUT : out STD_LOGIC);end jieshou;architecture Behavioral of jieshou isbeginprocess(INPUT)variable even :STD_LOGIC;begineven :=0;for i in INPUT range loopif INPUT(i)=1 theneven :=not(even);end if;end loop;OUTPUT=even;end process;end Behavioral;二.實驗過程1、打開

4、Xilinx-ISE，建立新資源，設置如下2、建立VHDL Module，設置端口數(shù)3、在出現(xiàn)的窗口中輸入程序代碼，對程序進行驗證，驗證通過4、建立Test Bench Waveform，在建立的.tbw文件中設置輸入端數(shù)據(jù)5、端口設置6、程序下載到實驗箱三.實驗結果記錄當input=000000000時output=0當input=110100010時output=0當input=000001000時output=1當input=111111111時output=1實驗結果完全正確四位二進制加法器一.實驗原理及代碼library IEEE;use IEEE.STD_LOGIC_1164.AL

5、L;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jiafaqi ISPORT(a,b:IN STD_LOGIC_VECTOR(3 downto 0); sum:OUT STD_LOGIC_VECTOR(3 downto 0); c_out:OUT STD_LOGIC);END jiafaqi;ARCHITECTURE one of jiafaqi issignal y:STD_LOGIC_VECTOR(4 downto 0);signal aa,bb:STD_LOGIC_VECTOR(4 downto

6、0);beginaa=0&a(3 downto 0);bb=0&b(3 downto 0);y=aa+bb;sum(3 downto 0)=y(3 downto 0);c_out=y(4);end one;二.實驗過程1、打開Xilinx-ISE，建立新資源，設置如下2、建立VHDL Module，設置端口數(shù)3、在出現(xiàn)的窗口中輸入程序代碼，對程序進行驗證，驗證通過4、建立Test Bench Waveform，在建立的.tbw文件中設置輸入端數(shù)據(jù)5、端口設置6、程序下載到實驗箱三.實驗結果記錄a、b為加數(shù)，sum為和，c_out為進位輸出當a=1100b=0011時sum=1111進位c_out=0當a=0011b=1100時sum=1111進位c_out=0當a=10