自動(dòng)可樂售貨機(jī)

1、課 程 設(shè) 計(jì) 任 務(wù) 書專 業(yè)電子信息班 級(jí)08電子1姓 名唐剛設(shè) 計(jì) 起 止 日 期2010-7-52010-7-11設(shè)計(jì)題目： 自動(dòng)可樂售貨機(jī)設(shè)計(jì)任務(wù)（主要技術(shù)參數(shù)）： 用兩個(gè)發(fā)光二極管分別模擬售出面值為3元和5元的可樂，購買者可通過開關(guān)選擇一種面值的可樂，燈亮?xí)r表示可樂售出。用開關(guān)分別模擬1元，5元和10元人民幣投入，用發(fā)光二極管分別代表著回剩余的硬幣。每次只能售出1罐可樂，當(dāng)所投硬幣達(dá)到或超過購買者所選面值時(shí)，售出1罐可樂，并找回剩余的人民幣，回到初始狀態(tài)；當(dāng)所投人民幣不足面值時(shí)，可以通過一個(gè)復(fù)位鍵退回所投硬幣，回到初始狀態(tài)。指導(dǎo)教師評(píng)語：成績(jī)： 簽字：年 月 日課程設(shè)計(jì)說明書 NO

2、.11自動(dòng)可樂售貨機(jī)1、課程設(shè)計(jì)的目的通過實(shí)踐深入理解計(jì)算機(jī)組成原理，了解EDA技術(shù)并掌握VHDL硬件描述語言的設(shè)計(jì)方法和思想。以計(jì)算機(jī)組成原理為指導(dǎo)，通過學(xué)習(xí)的VHDL語言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)和基本單元電路的綜合設(shè)計(jì)應(yīng)用。通過對(duì)自動(dòng)可樂售貨機(jī)的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)知識(shí)，提高IC設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。學(xué)習(xí)掌握muxplus 2設(shè)計(jì)實(shí)用電路的方法，通過本課程設(shè)計(jì)的學(xué)習(xí)，復(fù)習(xí)所學(xué)的專業(yè)知識(shí)，使課堂學(xué)習(xí)的理論知識(shí)應(yīng)用于實(shí)踐，通過本課程設(shè)計(jì)的實(shí)踐使我們具有一定的實(shí)踐操作能力。2、設(shè)計(jì)內(nèi)容與要求用兩個(gè)發(fā)光二極管分別模擬售出面值為3

3、元和5元的可樂，購買者可通過開關(guān)選擇一種面值的可樂，燈亮?xí)r表示可樂售出。用開關(guān)分別模擬1元，5元和10元人民幣投入，用發(fā)光二極管分別代表著回剩余的硬幣。要求每次只能售出1罐可樂，當(dāng)所投硬幣達(dá)到或超過購買者所選面值時(shí)，售出1罐可樂，并找回剩余的人民幣，回到初始狀態(tài)；當(dāng)所投人民幣不足面值時(shí)，可以通過一個(gè)復(fù)位鍵退回所投硬幣，回到初始狀態(tài)。2.1 MAX+PLUS II軟件MAX plus II軟件是一款高效的、非常靈活的數(shù)字電路開發(fā)設(shè)計(jì)軟件,它提供了多種輸入方法供設(shè)計(jì)者選用,利用合適的輸入方法設(shè)計(jì)完數(shù)字系統(tǒng)之后,設(shè)計(jì)者可利用邏輯綜合工具進(jìn)行邏輯綜合,并可以用仿真器進(jìn)行軟件仿真,使設(shè)計(jì)者能夠盡早發(fā)現(xiàn)設(shè)

4、計(jì)中的錯(cuò)誤,縮短設(shè)計(jì)周期,能直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了適用于各種需要的元件庫。該軟件能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)，對(duì)系統(tǒng)中的任意層次，或任意元件的功能進(jìn)行精確的時(shí)序仿真；通過編譯和編程下載，能在FPGA或CPLD上對(duì)設(shè)計(jì)項(xiàng)目隨時(shí)進(jìn)行硬件測(cè)試驗(yàn)證,對(duì)器件的了解可使設(shè)計(jì)者更好的利用器件資源,掌握硬件描述語言可以快速的用VHDL進(jìn)行設(shè)計(jì)。進(jìn)入編輯VHDL語言界面，屏幕上用鼠標(biāo)點(diǎn)擊File選項(xiàng),此時(shí)出現(xiàn)子菜單如圖所示 圖1 編輯VHDL語言界面由于是輸入新文件,故點(diǎn)擊子菜單中的NEW項(xiàng),接著屏幕出現(xiàn)NEW的對(duì)話框如圖1-1所示圖2 NEW的對(duì)話框選擇第三項(xiàng),點(diǎn)擊對(duì)話框的OK按

5、鈕,屏幕將會(huì)出現(xiàn)一個(gè)無名的編輯窗口,如圖1-2所示 圖3 文本編輯窗口在無名的文本編輯窗口下輸完程序后點(diǎn)擊File下的Save,在屏幕上會(huì)彈出一個(gè)對(duì)話框, 在FileName中輸入文件名,文件名必須跟程序中的工程名一致,文件的擴(kuò)展名為.VHD。2.2 、EDA技術(shù)的概念 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由

6、計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 2.2.1、EDA技術(shù)的特點(diǎn) 利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：1、用軟件的方式設(shè)計(jì)硬件；2、 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；3、 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；4、系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；5、 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。2.3 EDA設(shè)計(jì)流程 EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用

7、電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)。典型的EDA設(shè)計(jì)流程如下:1、文本/原理圖編輯與修改。首先利用EDA工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本或圖形方式表達(dá)出來。 2、編譯。完成設(shè)計(jì)描述后即可通

8、過編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。 3、 綜合。將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。4、 行為仿真和功能仿真。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖的一致性。5、適配。利用FPGA/CPLD布局布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報(bào)告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。 6、 功能仿真和時(shí)序仿真。7、 下載。如果以上的所有過程都沒有發(fā)現(xiàn)問題，就可以將適配器產(chǎn)生的下載文件通過FPGA/CPLD下載電纜載

9、入目標(biāo)芯片中。 8、 硬件仿真與測(cè)試。2.4硬件描述語言（VHDL）2.4.1 VHDL的介紹VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面

10、后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本。2.4.2 VHDL語言的特點(diǎn)1.用VHDL代碼而不是用原理圖進(jìn)行設(shè)計(jì)，意味著整個(gè)電路板的模型及性能可用計(jì)算機(jī)模擬進(jìn)行驗(yàn)證。2.VHDL元件的設(shè)計(jì)與工藝無關(guān)，與工藝獨(dú)立，方便工藝轉(zhuǎn)換。3.VHDL支持各種設(shè)計(jì)方法，自頂向下、自底向上或者混合的都可以。4.可以進(jìn)行從系統(tǒng)級(jí)到邏輯級(jí)的描述，即混合描述。5.VHDL區(qū)別于其他的HDL，已形成標(biāo)準(zhǔn)，其代碼在不同的系統(tǒng)中可交換建模。3、設(shè)計(jì)結(jié)果與分析3.1代碼輸入： library ieee; use ieee.std_logic_116

11、4.all;use ieee.std_logic_unsigned.all;entity kele is port(m1,m5,m10:in std_logic; t3,t5:in std_logic; reset:in std_logic; clk1:in std_logic; s3,s5:out std_logic; ch:out std_logic_vector(4 downto 0);end kele;architecture ke_arc of kele isbegin process(clk1,m1,m5,m10,t3,t5,reset) variable money:std_lo

12、gic_vector(4 downto 0); variable a:std_logic; variable cnt:integer range 0 to 60; begin if clk1event and clk1=1 then if a=1 then if m1=0 then money:=money+1; elsif m5=0 then money:=money+5; elsif m10=0 then money:=money+10; elsif reset=0 then ch2 then ch=money-3; s34 then ch=money-5; s5=1; a:=0; end

13、 if; else if cnt60 then cnt:=cnt+1; else cnt:=0; money:=00000; s3=0; s5=0; ch=00000; a:=1; end if; end if; end if; end process; end ke_arclibrary ieee;use ieee.std_logic_1164.all;entity ciao is port(a,clk:in std_logic; b:out std_logic);end ciao;architecture c_arc of ciao issignal tmp1:std_logic; beg

14、in process(clk,a)variable tmp3,tmp2:std_logic;begin if clkevent and clk=0 then tmp1=a; tmp2:=tmp1; tmp3:=not tmp2; end if;b=tmp1 and tmp3 and clk;end process;end c_arc;生成器件如下：圖4元件圖3.2原理圖編輯單擊圖形編輯，單擊在菜單欄中選擇File New命令或單擊工具欄中的 按鈕,彈出如圖對(duì)話框: 圖5選擇圖形編輯 選擇對(duì)話框中的圖形編輯，然后點(diǎn)擊“OK”按鈕雙擊圖紙空白處，或在菜單欄中選擇Symbol Enter Symbo

15、l ，彈出對(duì)話框： 選擇自己文件保存的位置，選擇ciao,，所示引入輸入和輸出引腳，按照輸入功能模塊的方法，打EnterSymbol對(duì)話框，在其中輸入“OUTPUT”，單擊“OK”，則輸入引腳符號(hào)顯示在圖形文件窗口中，按CTRL鍵，將鼠標(biāo)放OUTPUT上，按下左鍵拖動(dòng)鼠標(biāo)，在其下創(chuàng)建“OUTPUT“符號(hào)的副本。切記在復(fù)制過程中不要放松CTRL鍵，重復(fù)步驟引入“INPUT”符號(hào)。編輯如圖連線： 圖6 編輯連線 3.3 仿真結(jié)果 為了驗(yàn)證本設(shè)計(jì)的正確性，在MAX+PLUS集成開發(fā)平臺(tái)下對(duì)所編寫的代碼進(jìn)行了編譯仿真，仿真波形圖如圖：圖7 仿真圖圖8 仿真圖4、課程設(shè)計(jì)心得體會(huì) 在這次課程設(shè)計(jì)中，通過對(duì)自動(dòng)可樂售貨機(jī)的設(shè)計(jì)，使我了解EDA設(shè)計(jì)的基本方法，學(xué)到更多有關(guān)于程序設(shè)計(jì)仿真方面的知識(shí)，把我們所學(xué)的理論知識(shí)應(yīng)用到實(shí)際過程中來了，真正的將理論和實(shí)踐聯(lián)系在一起，也提高了我們對(duì)實(shí)踐操作和理論研究的興趣。 在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。5、參考文