Maxplus_Ⅱ基本操作方法

1、圖形輸入法利用EDA工具進行原理圖輸入設(shè)計的優(yōu)點是，設(shè)計者能利用原有的電路知 識迅速入門，完成較大規(guī)模的電路系統(tǒng)設(shè)計，而不必具備許多諸如編程技術(shù)、 碩件語言等新知識。MAX+plusll提供了功能強大，直觀便捷和操作靈活的原理圖輸入設(shè)計功能， 同時還配備了適用于各種需要的元件庫，其中包含基本邏輯元件庫（如與非 門、反向器、D觸發(fā)器等）、宏功能元件（包含了幾乎所有74系列的器 件），以 及功能強大，性能良好的類似于IP Core的巨功能塊LPM庫。但更為重要的 是,MAX,plusll還提供了原理圖輸入多層次設(shè)計功能，使得用戶能設(shè)計更大規(guī)模的 電路系統(tǒng)，以及使用方便精度良好的時序仿真器。以傳統(tǒng)的

2、數(shù)字電路實驗相比為例，MAX+plusll提供原 理圖輸 入 設(shè)計功能具有顯著的優(yōu)勢：* 能進行任意層次的數(shù)字系統(tǒng)設(shè)計。傳統(tǒng)的數(shù)字電路實驗只能完成單一層 次的設(shè)計，使得設(shè)計者無法了解和實現(xiàn)多層次的硬件數(shù)字系統(tǒng)設(shè)計；* 對系統(tǒng)中的任一層次，或任一元件的功能能進行精確的時序仿真，精度 達0吟因此能發(fā)現(xiàn)一切對系統(tǒng)可能產(chǎn)生不良影響的競爭冒險現(xiàn)象；通過時序仿真，能對迅速定位電路系統(tǒng)的錯誤所在 ，并隨時糾 正；* 能對設(shè)計方案作隨時更改，并儲存入檔設(shè)計過程中所有的電路和測試文 件；* 通過編譯和編程下載，能在FPGA或CPLD±對設(shè)計項目隨時進 行硬件測 試 驗證。* 如果使用FTOA和配置編程

3、方式，將不會有如何器件損壞和損耗； 符合現(xiàn)代電子設(shè)計技術(shù)規(guī)范。傳統(tǒng)的數(shù)字電路實驗利用手工連線的方 法完成元件連接，容易對學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按 電路圖連上即可，而不必顧及引線的長短、粗細、彎曲方式、可能產(chǎn)生的分布 電感和電容效應(yīng)以及電磁兼容性等等十分重要的問題。IA1 Lux II Pile LXXL pi Optiaip 12 3rkf '圖A3-1進入Max+plusll，建立一個新的設(shè)計文件腫 j Graphic tditoi tii | . 0d f d 廣 Symbol Ed*o« hie 產(chǎn)TeMtEJtoc 廣 Saveform Edit

4、or fJe以下將以一位全加器的設(shè)計為例詳細介紹原理圖輸入設(shè)計方法，但應(yīng) 該更 多地關(guān)注設(shè)計流程，因為除了最初的圖形編輯輸入外，其它處理 流程都 與文本 （如VHDL文件）輸入設(shè)計完全一致。1位全加器可以用兩個半加器及一個或門連接而成，因此需要首先一個半加器的 設(shè)計。以下將給出使用原理圖輸入的方法進行底層元件設(shè)計和層次化設(shè)計的完整步驟， 其主要流程與數(shù)字系統(tǒng)設(shè)計的一般流程基本一致。事實上，除了最初的輸入方法稍有不同外，應(yīng)用VTOL的文本輸入設(shè)計方法的流程也基本與此相同。步驟1 ：為本項設(shè)計建立文件夾任何一項設(shè)計都是一項工程（Project）,都必須首先為此，程建立一個放置與此工程相關(guān)的所有文件

5、的文件夾，此文件夾將被EDA軟件默認為工作 庫（W3kL】b “ry ） o 一般不同的設(shè)計項目最好放在不同的文 件夾中，注意，一個 設(shè)計項目可以包含多個設(shè)計文件，例如數(shù)字頻率計。7JK yum I I由此可輸入所需的荒件名-SDAND2 （2輸入與門）、 DFFCD 觸發(fā)器）、GMD （地 冬麥）、VCC INPUT I 翰/弓腳） 輸出引腳）、基本邏輯元件庫，如與門.D觸友器等宏功能元件庫，如B7416K 74138等每數(shù)可設(shè)址功能元件庫* SaLPMj 1基本邏輯元件庫中的元件圖A3-2元件輸入選擇窗、OWUTC假設(shè)本項設(shè)計的文件夾取名為MY-PRJCT在E盤中，路徑為：E:MY_PRJ

6、CTo文件夾不能用中文。步驟2：輸入設(shè)計項目和存盤1、打開Mux+plusl 1 ,選菜單File > New （圖A3T），在彈出的File Type窗中選原理圖編輯輸入項Graphic editor File，按OK后將打開 原理圖編 輯2、在原理圖編輯窗中的任何一個位置上點鼠標右鍵，將跳出一個選擇選擇此窗中的輸入兀件項Enter Symbol,于是將跳出如圖A3-2所75的輸入 元件選擇3 '用鼠標雙擊文件庫"Symbol Libraries 中的e: maxplu2max21ibprim項在 Symbol Files中即可看到基本邏輯兀件中用鍵盤直接輸入 所需兀

7、件庫prim中的所有兀件5但也可以在Symbol Name名，在按0K鍵，即可將元件調(diào)入原理圖編輯窗中。如為了設(shè)計半加器，分別調(diào)入兀件and2> not> xnor> in put和output （圖A33）并連接好。然后用鼠 標分別在in put和output的PIN-NAME上雙擊使其變黑色，再用鍵盤分別輸入各引腳名:a> b、co 和so °4、點擊選項File t Save As”，選出剛才為自己的工程建立的目錄E:MY_PRJCT,將已設(shè)計好的圖文件取名為：h_adder. gdf （注意后綴是gdf），并存在此目錄內(nèi)°PINJhlAME-

8、D-PIN. NAK 二&U 向 T尸 “VPiNiiAME圖A3-3將所需元件全部調(diào)入原理圖編輯窗注意，原理圖的文件名可以用設(shè)計者認為合適的任何英文名（VHDL文本存 盤名有特殊要求），女口 adder.gdf （加法器）等。還應(yīng)注意，為了將 文件存入自己的E:MY_PRJCT目錄中'必須在如圖A3-4的Saveas中雙擊MY_PRJCT目錄,使其打開,然后鍵入文件名,并按0K。韻昌Q劊工儺HR恁每嵯必HS<re AsRleNane |h_dckkf gtfDredayi$:flA6coso圖A3-4連接好原理圖并存盤注意：原理圖畫好后，可以建立成一個默認的邏輯符號,F

9、1ie creatdefault symbol,則可以將用戶剛剛設(shè)計的電路形成一個模塊符號h_adder 0口 32尋UAPremie ctJI EC.Vaiv.QjtPlnDtlete File.-B. etr i e*eClcsaS wSave AsSiAeCtrliOCtrl + ?4 rtrliSCtrLIISjat Froj 1c I, zmrt f LiaS &. vd 占 Ch&wk Save 直Cunpil 老SH£& ft. Sanulq. teS awe, Can pii & - S Sim-ul-Archive- 1 e : Xm

10、yjij c tSh_pdld.trCtrl+-Sh3 ft+JCtrl*KCtrl*LCUTPSlXftlLC trl*SJi3Cr«at & Da f«ult Synbal JU1 it5512, e : k30den >?4iid«r addlcrSb3 1J: Vcdwri 11 iiflOd. tn«V5eh. Vnul liSxB 電e : cd. vri t i ng*kL0d. Anarch VE_t r t S- ecdiwri t i nBUi-pluG 1£-X曹巧 jgiAh Bdir Ikdd aFfdf

11、 4rb.plkieEdi 1 arPrint-Frint Sot'ip.禹，也 ti+pix ii 7113 Ed. it Viflw Symbol AE*IA lltilrtigierareKy“普心 n=4iril Pinyin N11CtrL+T亡:cd. *Ti 11 y IklOdB 匕dtawr I 二 co圖A3-5將當(dāng)前設(shè)計文件設(shè)置成工程文件步驟3 :將設(shè)計項目設(shè)置成工程文件（PROJECT）為了使Max"plusll能對輸入的設(shè)計項目按設(shè)計者的要求進行各項處 理，必 須將設(shè)計文件，如半加器ladder, gdf,設(shè)置成Proj ecto如果設(shè)計項目由多 個

12、設(shè)計文 件組成，則應(yīng)該將它們的主文件，即頂層文件設(shè)置成、仿真和測試，也必Project 0如果要對其中某一底層文件進行單獨編譯 須首先將其設(shè)置成Project 0 1u .V ° J a I Sa 氐 caQiJTop DFWiBraidhXe1:DeviceFamFLEX 1 OKCancelDevices:IEPF1OK1OLC84 4AyloAUTODiffvjiceEPF10K10LC84-4EPF10K10LC843EPF10K10U84-4MigiiaticinDBviceEdit Chips »F Show Only Fastest Speed Gradesr

13、 1 4antain Current Synthesis Regardess of Device or Speed Grade圖A3-6選擇最后實現(xiàn)本項設(shè)計的目標器件將設(shè)計項目（如h_adder.gdf ）設(shè)定為工程文件設(shè)置成Proj ect有兩個途 徑:1、如圖 A35 '選擇 File > Project u Set Project to Current FUe，即將 當(dāng)刖設(shè)計文件設(shè)置成Proj ecto選擇此項后可以看到圖A3-5所示的窗口左上角 顯示出所設(shè)文件的路徑。這點特別重要，此后的設(shè)計應(yīng)該特別關(guān)注此路徑的指向是否正確!2、如果設(shè)計文件未打開,可如圖A3-5所示，選F

14、ileProject >Name，然后在跳出的Project Name中找到E: MY_PRJCT目錄、在其File/J中雙擊adder, gdf文件，此時即選定此文件為本次設(shè)計的工程文 件（即頂層文件）了。步驟4 :選擇目標器件并編譯為了獲得與目標器件對應(yīng)的，精確的時序 仿真文件，在對文件 編 譯前必須選定最后實現(xiàn) 本設(shè)計項目的目標器 件，在Max+plusll環(huán)境中 主要選Altera公司的 FPGA 或CPLDo“葉 1- 9 J!-<swr rxlracloraIOJk圖A3-7對工程文件進行編譯、綜合和適配等操作首先在Assign選項的下拉菜單中選擇器件選擇項Device

15、,其窗口如 圖A3- 6所不°此窗口的DeviceFamily是器件療；列欄，應(yīng)該首先在此攔中選定目標器件對應(yīng)的序列名，如EPM7128s對應(yīng)的是MAX7000S系歹J ； EPF10K10對應(yīng)的是FLEX10K系列等 ° 為了選擇 EPF10K10LC84-4 器件應(yīng)）kHt匕欄下方標有 Show only Fastest Speed Grades 的勾消去，以便顯示出所有速度級別的器件。完成器件選擇后，按0K鍵。最后啟動編譯器，首先選擇左上角的MAX.plusIl選項，在其下拉菜單中選擇編譯器項Compiler （圖A3-7）,此編譯器的功能包括網(wǎng)表文件提取、設(shè)計文件排

16、 錯、邏輯綜合、邏輯分配、適配（結(jié)構(gòu)綜合）、時序仿真文件提取和編程下載文 件裝配等。點擊Start,開始編譯！如果發(fā)現(xiàn)有錯，排除錯誤后再次編譯步驟5:時序仿真 接下來應(yīng)該測試設(shè)計項目的正確性，即邏輯仿真，具體步驟如下:1、建立波形文件。按照以上步驟2”，為此設(shè)計建立一個波形測試文件。項，打開波形選擇File項及其New,再選擇圖A5T右側(cè)New窗中的Waveform Edi ter.編輯2、輸入信號節(jié)點。在圖A3-8所示的波形編輯窗的上方選擇Node項，在下拉菜單中選擇輸入信號節(jié)點項Nodes from SNFo在彈出的（圖A3-9）中首先點擊List鍵，這時左窗口將列出該項設(shè)計所以信號節(jié)點。

17、由 于設(shè)計者有時只需要觀察其中部分信號的波形，因此要利用中間的二”鍵 將需 要觀察的信號選到右欄中，然后點擊0K鍵即可。MU+plus H Eil« 耽 it 些卵No J« As si Utili t i Qpt iliniow HalpDFRef 215- 6nsAlName:Inier t Sode.- -Double-ClickEater Nodes from SffF. iJ期EnsOOOns 600. Ons700. OnsSort NaBes.圖A3-8從SNF文件中輸入設(shè)計文件的信號節(jié)點凰育Ref：同百冠粹魚理固日凹妙窗瓦箴跑臨ta啕二募翠I rvr*l T

18、irnfl- h7S HnsIni' R IVR 、 I-4PINam aBattr TVs frea SIT800.0nsAyadaUe Nnde g Groups:Sdected Misdes & Groqps :bill»(01d.Dlbjiidi)ini io)co (0)iinR Preserve EKisbrg Nodes圖A3-9列出并選擇需要觀察的信號節(jié)點豈 KAK4RLU. 2 II Eile £dil Vie* KcdeUtili liesliniw Eel : PD售IH劍一懸匪i刪血.禺屈園曲可/J End. 1 | Ij - OnS

19、tart. 195. 0ni£Name* Value :100 Ong 2D0. Dns 3D0. Cns 4iSn&p to Grid“Show GridCtrH-ShiUZAT Ltbr uri at.Color P-iltA .LICbfiEft Sa tupaDO. Dns 900 Oni 1. C圖A3-10在Options選項中消去網(wǎng)格對齊Sn叩to Grid的選擇（消去勾）3、設(shè)置波形參量。圖A3J0所示的波形編輯窗中已經(jīng)調(diào)入了半加器的所有節(jié)點信號，在為編輯窗的半加器輸入信號&和b設(shè)定必要的測試電平之前，首先設(shè) 定相關(guān)的仿真參數(shù)。如圖A3To所不，在Op

20、tions選項中消去網(wǎng)格對齊Snap to Grid的選 擇（消去勾），以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時鐘信號的周期。4、如圖A3-11所示，設(shè)定仿真時間寬度。選擇File項及其End time選項，在End t ime選擇窗中選擇適當(dāng)?shù)姆抡鏁r間域，如可選34us （34微秒），以便有足夠長的觀察時間。5、加上輸入信號?，F(xiàn)在可以為輸入信號&和b設(shè)定測試電平了。如圖A3- 12 標出的那樣，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖?，以便仿真后能測試S0和 C0輸出信號0Daectory is: e:my_pnictHV+plui II Filt Edi t Vi tv 叢虹爐 U

21、lili ti ta Ojhtiou lindl< KelpProjectRef|215I Interval :-16. 6nsCtrHODelete File.Re”】絲 CloseCtrl+F4CtrHSImport Victor .如 t400. Ons 500. 0n&EOD. Ons 7D0. Ons圖A3-U設(shè)定仿真時間寬度(UXA-plui II File W1 Ti» Mod* At sAgn Utili ti«t Dpli &bs TindArf H«lp凹杏刃社匣后曰助祐圉Wi'enfi M筆莊謐、Stg1

22、7;1<1 End 13 37U$IriViva* 11i o< Ls I Bus 2 Ous 2 5us 3 0u£ame V Q-克設(shè)放大挑小此選項 輸入信 號節(jié)點5u$ 5 0u$ 一 DOOO , >000000(WvV% v>av賊值F>WffiT賦值不定（t；E 賦值高阻態(tài)迄' 賦值取貶時鐘 周期賦值 總周釀序賦值 總線騷值FS堿態(tài)賦值出 值鈕 將某I總宵了設(shè)定此 段波球文寸高 電，用鼠標播 M，再按左側(cè) 的T鍵基唯與鼠 標間的時間 間隔,由此 町是性觀試 波形間的延 時圖A3-12為輸入信號設(shè)定必要的測試電平或數(shù)據(jù)Fie:fes:h

23、 adder- SCSscfQirectoiriDrives:Automaljc Extemion :1J zdCanwlOK圖A3-13仿真波形文件存盤iu Tioi nc Sintd. all onSimulation Input h adder.scfSimulation Time： 0.0nsPause |Sjop | Open SCF |Start |圖A3-14運行仿真器Ref: 991. Dns* " | rlnne: 1. DD4umJIlMEERirilj 口陰991.0nsNameus 1.1us100.0ns 200.0ns 300.0ns 400 0ns 60

24、0.0ns 600 Ons 700 Ous 800 0ns 900 On 1.,Value;111 A 1£ i Lasoco圖A3-15半加器h_adder. gdf的仿真波形6、波形文件存盤。選擇File項及其Save as選項,按0K鍵即可。由于圖A3-13所示的存盤窗中的波形文件名是默認的（這里是h_adder. scf ），所以直接存盤即可。7、運行仿真器。選擇MAX+plusll項及其中的仿真器Simulator選 項，點擊 跳出的仿真器窗口（圖A3-15）中的Start鍵。圖5T5是仿真運算完成后的時序波形。注，剛進入圖A3-15的窗口時，應(yīng)該將最下方的滑標拖向最左側(cè)，

25、以便可觀察到初始波形。8觀察分析波形。通過分析，圖A3-15顯示的半加器的時序波形是正確的。還可以進一步了解信號的延時情況。圖A3-15右側(cè)的豎線是測試參考線，它上方標出的 991. ns是此線所在的位置，它與鼠標箭頭間的時間差顯示在窗口上方的Interval小窗中。由圖可見輸入與輸出波形間有一個小的延時量。Ki er « : cliy Displ b Graphic Editor SymKol E 占 it 筑Edi t orEdi torflowplan Editor 1_JDktsoasci1 Delay Matrix :Ser5DMi 譚 ionLig 1-! x|Hlimi

26、ng An-al*erProgrimerN»x- x* «g« ProctssorsoMt> coJiioscoso15. Ins15. 4ns15. 9ns15. 9hSBOO.Dres Assi grL 血databaseluilderHode Name |soChip Name:Chip Resourcea PM： 08LC/IOC/ECLAfi/EAB:Anywhere on this Chip借2奠a I 廣 Row: I 廣 Coluron:麗明ireE b > tfhlp A h_addei; Input Pin = 6 co >

27、chip trndder; Output Pin » 17DKClo$eSearch.Assign Device Show ByriedAssignmentsSort ByQ Node Name .1AssigoHfiggAssf圖A3-16打開延時時序分析窗Window HelpT op of Hierardy: eAmyAprjcAhAackfef gdl圖5-17半加器引腳鎖定為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器，方法是選擇左上角的MAX+plusl 1項及其中的Timing Analyze!選 項，點擊跳出的分 析器（圖A3-16）中的Start鍵,延

28、時信息即刻顯示在圖表中。其中左排的列表是輸入信號，上排列出輸出信號，中間是對應(yīng)的延時量,這個延時量是精確針對EPF10K10LC84-4器件的。9、包裝兀件入庫。選擇File項的Open n選項，在Open n中先點擊原理圖編輯文件項 Graphic Edi tor Files，選擇 h_adder. gdf,重新打開半加器設(shè)計文件,然后如圖A3-5選擇File中的Create Default Symbol項，此時即將當(dāng)前文 件變成了一個包裝好的單一元件，并被放置在工程路徑指定的目錄中以備后用。步驟6：引腳鎖定如果以上的仿真測試正確無誤，就應(yīng)該將設(shè)計編程下載進選定的目標器 件中， 如EPF10

29、K10,作進一步的硬件測試，以便最終了解設(shè)計項目的正確性。這就必須根據(jù)評 估板、開發(fā)電路系統(tǒng)或EDA實驗板的要求對設(shè)計項目輸入輸出引腳賦予確定的引腳， 以便能夠?qū)ζ溥M行實測。這里假設(shè)根據(jù)實際需要，要將半加器的4引腳a、b、c。和s。 分別與目標器件EPF10K10的第5、6、17和18腳相接，操作如下：1 '選擇Assign項及其中的引腳定位Pin'Locat ionChip選項'在 跳出的（圖A3-17 ）中的Node Name欄中用鍵盤輸入半加器的端口名，如a、b等。如果輸入的端口名正確，在右側(cè)的Pin Type欄將顯示該信號的屬性。PartitionerFit t

30、erProgramVerifyMBFdTftra SvtBpExaminer SecurityHardware Type:Device:File： IhG Address-Timing SNF ExtractorMsslerBlastef (COM) LP6 + PL 刖 HJ _Checksum:P allelILPT1: |OKJ-|noitio050an Editor圖A3-18設(shè)置編程下載方式2、在左側(cè)的Pin 一欄中，用鍵盤輸入該信號對應(yīng)的引腳編號，如5、6、17等，然后按下面的Add鍵。如圖A3-17所示分別將4個信號鎖定在對應(yīng)的引腳 上，按0K鍵后結(jié)束。3、特別需要注意的是，在鎖

31、泄引腳后必須再通過MAX+plusll的Compiler選項，對文件從新進行編譯一次，以便將引腳信息編如入下載文件中。步驟7:編程下載 好，打開電源:首先將下載線把計算機的打印機與目標板（如開發(fā)板或?qū)嶒灠澹┻B接1、卜載方式設(shè)左。選擇MAX+plusl 1項及其中的編程器Programmer選 項,跳出如 圖A3-18左側(cè) 所不的編程器窗口 ,然后選擇0Ptions項的Haidware Setup硬件設(shè)置選項'其窗口如圖A3T8左側(cè)所不。在其下拉菜單中選BvteBlaster （ MV）編程方式。此編程 方式對應(yīng)計算機的并行口下載通道MV”是混合電壓的意思，主要指對ALTERA的各類芯核

32、電壓（如5V、3. 3V、此項設(shè)置只在初次裝軟件后第2. 5V與1. 8V等）的FPGA/CPLD都能由此F載一次編程前進行，設(shè)置確定后就不必重復(fù)此設(shè)置了ExamineProgramIcmicFilterlimingSNFExti actor編程配宜文件.后履是$ OFAssemblEr加9卬小ib r0 1Checkn . Fiile : haddnr- suff Device :EFTIOKIOLCO I000D4DB6rcirl of編程配澄下裁縫ff-nk Check£onti gure |Altplfts IIUBfer型 j ) I orAjuratwnSlop Open

33、 SCF圖A3-19向EPF 1 OK 10下載配置文件2、下載。如圖A3-19,點擊Configure鍵，向EPF10K10 K載配置文件，如 果連線無 誤，應(yīng)出 現(xiàn)圖A3-19報告配置完成的信息提示。到此為止，完整的設(shè)計流程已經(jīng)結(jié)束。VHDL文本輸入的設(shè)計可參考這一流程。Enter SyabolSymbol Name- eAn*_prictVMegaWiiardPlug-In Managtr. coSymbolDricte : mao<pliJs2*nftaM21itjr kprim e : maxplus2knnaK21ibmfe:ma«plu$2miaK2 libnne

34、gdjpmDirectory is : e;m_prictSymbol Files:Directoiies:gadder圖A3-20在頂層編輯窗中調(diào)出己設(shè)計好的半加器元件步驟8設(shè)計頂層文件可以將前面的工作看成是完成了一個底層元件的設(shè)計和功能檢測，并被包裝入庫。 現(xiàn)在利用已設(shè)計好的半加器，完成頂層項目全加器的設(shè)計，詳細步驟可 參考以上設(shè)計 流程：1、仿照前面的步驟2”，打開一個新的原理圖編輯然后在圖A3.20所示的元件輸入窗的本工程目錄中找到已包裝好的半加器元件kadder,并將它調(diào)入原 理圖編輯中。這時如果對編輯窗中的半加器元 件h.adder雙擊，即刻彈出此元件 內(nèi)部的原理圖。如圖A3-20

35、所示。2、完成全加器原理圖設(shè)計（圖A3-21），并以文件“ f_adder. gdf存在同一目錄3、將當(dāng)前文件設(shè)置成Project,并選擇目標器件為EPF10K10LC84-4 。4、編譯此頂層文件Ladder, gdf,然后建立波形仿真文件。5、對應(yīng)Ladder, gdf的波形仿真文件如圖A3-22所不,參考圖中輸 入信號cin、bin和輸入信號電平的設(shè)置,啟動仿真器Simulator,觀察輸出波形的情況。6、鎖定引腳、編譯并編程下載，碩件實測此全加器的邏輯功能。u3ainbinU1adder co socin：A：B.9鼻u2k u 2一Jrn cowtNameC biniA- ainsum0 coutValuaJ c0105.Ous17.0us8.Ous9.Ou圖A3-21在頂層編輯窗中設(shè)計好全加器14.0usus2.