實驗一 門電路邏輯功能及測試 實驗報告_第1頁
實驗一 門電路邏輯功能及測試 實驗報告_第2頁
實驗一 門電路邏輯功能及測試 實驗報告_第3頁
實驗一 門電路邏輯功能及測試 實驗報告_第4頁
實驗一 門電路邏輯功能及測試 實驗報告_第5頁
已閱讀5頁,還剩2頁未讀 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進行舉報或認(rèn)領(lǐng)

文檔簡介

1、7實驗報告實驗一 門電路邏輯功能及測試一、實驗?zāi)康?、熟悉門電路邏輯功能。2、熟悉數(shù)字電路實驗箱及示波器使用方法。二、實驗儀器1、示波器;2、實驗用元器件:74LS00 二輸入端四與非門 2 片74LS20 四輸入端雙與非門 1 片74LS86 二輸入端四異或門 1 片74LS04 六反相器 1 片三、實驗內(nèi)容及結(jié)果分析1、測試門電路邏輯功能 選用雙四輸入與非門74LS20 一只,插入面包板(注意集成電路應(yīng)擺正放平),按圖1.1接線,輸入端接S1S4(實驗箱左下角的邏輯電平開關(guān)的輸出插口),輸出端接實驗箱上方的LED 電平指示二極管輸入插口D1D8 中的任意一個。 將邏輯電平開關(guān)按表1.1 狀

2、態(tài)轉(zhuǎn)換,測出輸出邏輯狀態(tài)值及電壓值填表。實驗電路如右圖所示:實驗結(jié)果:表 1.1輸 入輸 出1234Y電壓(V)111100011114.141001114.140000114.139000014.140各引腳電平輸出Va/VVb/VVc/VVd/V電壓(V)5.0045.0035.0035.003005.0035.0035.0034.141005.0025.0024.1400005.0024.13900004.140結(jié)果分析:74LS20是雙四輸入與非門,其邏輯表達式為:Y=。設(shè)置如表1.1的輸入,所得結(jié)果如表1.1所示。通過此電路,測試了與非門電路的邏輯功能為:只有當(dāng)四個全為1時,輸出為0

3、;只要有一個不為1,輸出為1。2、邏輯電路的邏輯關(guān)系 用 74LS00 雙輸入四與非門電路,按圖1.2、圖1.3 接線,將輸入輸出邏輯關(guān)系分別填入表1.2,表1.3 中。 寫出兩個電路的邏輯表達式。圖1.2的邏輯表達式:Y=(A+B)(A+B)圖1.3的邏輯表達式:Z=AB Y= (A+B)(A+B)實驗電路如圖所示:實驗結(jié)果如下表所示:輸入輸出 ABY電壓/V0000.1840113.8041013.7841100.181表 1.2 表 1.3輸入輸出ABYY電壓/VZZ電壓/V0000.17600.1530112.57700.1541013.57200.1541100.39014.161結(jié)

4、果分析:經(jīng)分析,上述兩電路圖的邏輯表達式如上所示。按表格1.2、1.3輸入信號,得到如上圖所示的結(jié)果,驗證了邏輯電路的邏輯關(guān)系。3、利用與非門控制輸出用一片74LS00 按圖1.4 接線。S分別接高、低電平開關(guān),用示波器觀察S對輸出脈沖的控制作用。電路圖如圖1.4所示。結(jié)果如下: 結(jié)果分析:根據(jù)電路圖,可得邏輯表達式為:Y= ,其功能為,當(dāng)S=1時,輸出與輸入反向,當(dāng)S=0時,輸出始終為高電平??梢酝ㄟ^該與非門控制輸出結(jié)果。4、用與非門組成其它門電路并測試驗證 組成或非門:用一片二輸入端四與非門組成或非門,畫出電路圖,測試并填表1.4。實驗電路如下圖所示: 1ABL實驗結(jié)果如表1.4所示實驗結(jié)

5、果分析:對照表1.4的實驗結(jié)果可知,用與非門組成其他電路,滿足邏輯電路的邏輯表達式的結(jié)果。 組成異或門: 將異或門表達式轉(zhuǎn)化為與非門表達式; 畫出邏輯電路圖; 測試并填表1.5。實驗電路圖如下所示:&A13&9&28 1112& B4613L105實驗結(jié)果如圖表1.5所示:輸入輸出 ABY001010100110輸入輸出 ABY000011101110表 1.4 表 1.5實驗結(jié)果分析:對照表1.5的實驗結(jié)果可知,用與非門組成其他電路,滿足邏輯電路的邏輯表達式的結(jié)果。5、異或門邏輯功能測試 選二輸入四異或門電路74LS86,按圖1.5 接線,輸入端1、2、4、5

6、 接電平開關(guān)輸出插口,輸出端A、B、Y 接電平顯示發(fā)光二極管。 將電平開關(guān)按表1.6 的狀態(tài)轉(zhuǎn)換,將結(jié)果填入表中。實驗電路圖如下:實驗結(jié)果如表格所示:輸入輸出1245A BYY(V)0000000031510001014.1651100000016411110000167實驗結(jié)果分析:分析實驗結(jié)果可知:異或門的邏輯功能為當(dāng)兩個輸入信號相同時,輸出為0,當(dāng)兩個輸入信號不同時,輸出為1。四小結(jié):試驗中的問題: 在做該實驗時 ,第二步實驗邏輯電路的邏輯關(guān)系,其邏輯電路圖中沒有畫出接入電源,故我們以為不用接電源就可以,但是做了半天也沒有做出來。這個是

7、個常識問題,有源器件使用時,都要接入電源。另外在第四部分,要求自己畫出邏輯電路圖,我們畫的電路圖上看去是正確的,但是也是怎么都得不到正確的結(jié)果。詢問老師后,才知道引腳都是成組發(fā)揮功能的。實驗的結(jié)果與理論分析結(jié)果比較:如果不考慮誤差的存在,本次試驗的結(jié)果與理論分析結(jié)果一致。實驗任務(wù)完成情況:第一次試驗,我們做了一上午,因為一些基礎(chǔ)知識不是很清楚,加上準(zhǔn)備工作也沒有做的非常好,所以這次做的很慢。但是我們保證質(zhì)量的完成了此次試驗。思考題: 怎樣判斷門電路邏輯功能是否正常?答:門電路功能正常與否的判斷:(1)按照門電路功能,根據(jù)輸入和輸出,列出真值表。(2)按真值表輸入電平,查看它的輸出是否符合真值表。(3)所有真值表輸入狀態(tài)時,它的輸出都是符合真值表,則門電路功能正常;否則門電路功能不正常。 與非門一個輸入接連續(xù)脈沖,其余端什么狀態(tài)允許脈沖通過?什么狀態(tài)時禁止脈沖通過?對脈沖信號有何要求?答:與非門接髙電平則其他信號可以通過,接低電平則輸出恒為0,與非門的真值表是“有0出1,全1出0”。所以一個輸入接時鐘,就是用時鐘控制與非門,當(dāng)時鐘脈沖為高電平時,允許信號通過,為低電平時關(guān)閉與非門。 異

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論