電子系統(tǒng)設(shè)計Verilg語言基礎(chǔ)

1、電子系統(tǒng)設(shè)計電子系統(tǒng)設(shè)計第二講第二講verilog hdl語言基礎(chǔ)語言基礎(chǔ)主要內(nèi)容主要內(nèi)容l hdl概述概述nhdl發(fā)展史發(fā)展史n行為描述行為描述 vs. 結(jié)構(gòu)描述結(jié)構(gòu)描述l verilog hdl基本要素基本要素l 基本基本verilog hdl設(shè)計設(shè)計n組合邏輯電路單元設(shè)計范例組合邏輯電路單元設(shè)計范例n時序邏輯電路單元設(shè)計范例時序邏輯電路單元設(shè)計范例l 硬件描述語言設(shè)計規(guī)范硬件描述語言設(shè)計規(guī)范l ise使用入門使用入門l 課程內(nèi)容回顧課程內(nèi)容回顧設(shè)計示例設(shè)計示例例：用基本門電路例：用基本門電路/觸發(fā)器實現(xiàn)下圖所示的狀態(tài)圖觸發(fā)器實現(xiàn)下圖所示的狀態(tài)圖例：用通用中規(guī)模集成電路實現(xiàn)下圖所示的狀態(tài)圖

2、例：用通用中規(guī)模集成電路實現(xiàn)下圖所示的狀態(tài)圖0123456/0/1/0/0/0/1/0數(shù)字電路課程設(shè)計流程回顧數(shù)字電路課程設(shè)計流程回顧l 組合邏輯設(shè)計流程組合邏輯設(shè)計流程l 時序邏輯設(shè)計流程時序邏輯設(shè)計流程中小規(guī)模集成電路實現(xiàn)設(shè)計示例中小規(guī)模集成電路實現(xiàn)設(shè)計示例ccvcp0q1q2q3qencildcr0d1d2d3d&ccv74161a2a1a001234567en74151zvcc編碼器編碼器/譯碼器設(shè)計示例譯碼器設(shè)計示例8-3編碼器編碼器（verilog hdl設(shè)計）設(shè)計）3-8譯碼器譯碼器（電路圖設(shè)計）（電路圖設(shè)計）41mux設(shè)計示例設(shè)計示例41mux（vhdl設(shè)計）設(shè)計）41

3、mux（電路圖設(shè)計）（電路圖設(shè)計）hdl發(fā)展史發(fā)展史l hdl：hardware description languagel 原始原始hdl：n 如如abel等等n 僅是對電路連接的簡單文字描述僅是對電路連接的簡單文字描述l 主流主流hdl：n 如如vhdl、verilog hdl等等n 在結(jié)構(gòu)描述能力基礎(chǔ)上具備行為描述能力在結(jié)構(gòu)描述能力基礎(chǔ)上具備行為描述能力n 可面向設(shè)計以外綜合、仿真等應(yīng)用可面向設(shè)計以外綜合、仿真等應(yīng)用l 未來未來hdl：n 如如system c等等n 對大型系統(tǒng)設(shè)計、模塊化設(shè)計等支持度更優(yōu)對大型系統(tǒng)設(shè)計、模塊化設(shè)計等支持度更優(yōu)abel語言程序段范例語言程序段范例ahdl語

4、言程序段范例語言程序段范例subdesign flip_flop( d, clk : input;q : output;)variable temp : dff;begintemp.d = d;temp.clk = clk;q = temp.q;end;i want a d-flipflopsubdesign flip_flop( d, clk : input;q : output;)variable temp : dff;begintemp.d = d;temp.clk = clk;q = temp.q;end;i want a d-flipflopsubdesign flip_flop(

5、d, clk : input;q : output;)variable temp : dff;begintemp.d = d;temp.clk = clk;q = temp.q;end;i want a d-flipflopvhdl語言程序段范例語言程序段范例verilog hdl語言程序段范例語言程序段范例hdl設(shè)計方法設(shè)計方法l行為描述行為描述n 由輸入由輸入/輸出響應(yīng)關(guān)系描述輸出響應(yīng)關(guān)系描述n a component is described by its input/output responsel結(jié)構(gòu)描述結(jié)構(gòu)描述n 由低等級的元件由低等級的元件/基本單元的連接關(guān)系描述基本單元的連接關(guān)

6、系描述n a component is described by interconnecting lower-level components/ primitives行為描述設(shè)計方法示意行為描述設(shè)計方法示意l只有電路的功能性描述，沒有結(jié)構(gòu)描述只有電路的功能性描述，沒有結(jié)構(gòu)描述l沒有具體的硬件意圖沒有具體的硬件意圖l目的是綜合與仿真目的是綜合與仿真結(jié)構(gòu)描述設(shè)計方法示意結(jié)構(gòu)描述設(shè)計方法示意l電路的功能性和結(jié)構(gòu)電路的功能性和結(jié)構(gòu)l涉及具體硬件涉及具體硬件l目的是綜合目的是綜合從從hdl到電路實現(xiàn)到電路實現(xiàn)l編譯編譯n hdl語言正確性、可綜合性檢查語言正確性、可綜合性檢查l綜合綜合n 形成對應(yīng)于形成

7、對應(yīng)于pld器件內(nèi)部邏輯電路資源的解釋器件內(nèi)部邏輯電路資源的解釋，包括布局布線等，包括布局布線等l仿真仿真n 形成針對上述電路解釋的性能表現(xiàn)形成針對上述電路解釋的性能表現(xiàn)l下載下載n 按照流文件（按照流文件（stream）格式要求植入）格式要求植入pldverilog hdl發(fā)展史發(fā)展史lverilog hdl語言最初于語言最初于1983年由年由gateway design automation (gda) 公司為其模擬器產(chǎn)公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言品開發(fā)的硬件建模語言lcadence在在1989年收購年收購gda后，后，verilog hdl語言于語言于1990年正式對外發(fā)布年正式

8、對外發(fā)布lopen verilog international ( ovi )成立，以促成立，以促進進verilog語言規(guī)范的發(fā)展語言規(guī)范的發(fā)展l1993年，年，ovi推出了推出了2.0版本版本lverilog 語言于語言于1995年成為年成為ieee標準，稱為標準，稱為ieee std 1364-1995，2001年更新了標準年更新了標準verilog hdl與其他與其他hdl的差異的差異l與與abel、ahdl等語言相比等語言相比n上述語言多應(yīng)用邏輯等式來描述邏輯功能，側(cè)上述語言多應(yīng)用邏輯等式來描述邏輯功能，側(cè)重于結(jié)構(gòu)描述方法重于結(jié)構(gòu)描述方法nverilog hdl適合算法級、寄存器傳輸級

9、適合算法級、寄存器傳輸級(rtl)、門級、版圖級等各類設(shè)計描述應(yīng)用門級、版圖級等各類設(shè)計描述應(yīng)用l與與vhdl語言相比語言相比n兩者都具備良好的行為描述能力兩者都具備良好的行為描述能力nverilog hdl在描述硬件單元的結(jié)構(gòu)時更簡單易在描述硬件單元的結(jié)構(gòu)時更簡單易讀，相比較而言，讀，相比較而言，vhdl的描述長度是的描述長度是verilog hdl的兩倍的兩倍verilog hdl與與pld設(shè)計設(shè)計l pld設(shè)計是設(shè)計是verilog hdl的一大應(yīng)用的一大應(yīng)用l pld設(shè)計僅支持設(shè)計僅支持verilog hdl的一個子集的一個子集l 本課程后續(xù)只學(xué)習(xí)和介紹本課程后續(xù)只學(xué)習(xí)和介紹pld設(shè)計

10、中支持設(shè)計中支持的的verilog hdlverilog hdl基本要素基本要素注意點：注意點：l 大小寫敏感大小寫敏感l(wèi) 所有關(guān)鍵詞須小寫所有關(guān)鍵詞須小寫l 空格用于增加可讀性空格用于增加可讀性l 分號是語句終結(jié)符分號是語句終結(jié)符l 單行注釋：單行注釋：/l 多行注釋：多行注釋：/* */l 時間規(guī)范用于仿真時間規(guī)范用于仿真verilog hdl基本要素圖基本要素圖端口端口l 端口列表端口列表n列出所有端口名稱列出所有端口名稱l 端口類型端口類型ninput 輸入端口輸入端口noutput 輸出端口輸出端口ninout 雙向端口雙向端口l 端口聲明端口聲明n ；例：例：module hell

11、o_world(a,b,c,d,e);input a, b, d;output c, e; assign c = a & b; assign e = d;endmodule數(shù)據(jù)類型數(shù)據(jù)類型(data types)l常量常量n 參數(shù)（參數(shù)（parameter) l變量變量n 線網(wǎng)型（線網(wǎng)型（nets type）u wire型最常用型最常用n 寄存器型（寄存器型（register type）u 標量標量u 向量向量u 數(shù)組數(shù)組變量變量l 線網(wǎng)型線網(wǎng)型 n 用關(guān)鍵詞用關(guān)鍵詞wire等聲明等聲明n 相當于硬件電路里的物理相當于硬件電路里的物理連接，特點是輸出值緊跟連接，特點是輸出值緊跟輸入值變

12、化輸入值變化例：例：wire7:0 in, out;assign out=in;l 寄存器型寄存器型 n 用用reg或或integer申明申明n 具有保持作用的元件具有保持作用的元件 注：不表示必將綜合成物理注：不表示必將綜合成物理（硬件）寄存器?。ㄓ布┘拇嫫鳎 在過程語句在過程語句(always, initial)中賦值中賦值n integer是含符號整數(shù)型變量是含符號整數(shù)型變量*存儲器存儲器l二維寄存器數(shù)組二維寄存器數(shù)組l不能是線網(wǎng)型（不能是線網(wǎng)型（net）n例如：例如：reg31:0 mem 0:1023; / 1k 32 reg31:0 instr;instr = mem2;l注意

13、：注意：n不允許對存儲器進行雙索引操作不允許對存儲器進行雙索引操作instr = mem27:0 / 非法！非法！常量常量l parameter可用來定義常量可用來定義常量例：例：parameter size=8; reg size-1:0 a, b;l常量的正確使用在高級編程和大型程序設(shè)計常量的正確使用在高級編程和大型程序設(shè)計中很重要中很重要數(shù)字數(shù)字 (numbers) (1)lsized, unsized: nsized: 3b010 / 3位二進制數(shù)字，值為位二進制數(shù)字，值為010nunsized:u 默認為十進制默認為十進制;u 默認為默認為32-bit.l進制進制n十進制十進制 (d

14、 或或 d)n十六進制十六進制 (h 或或 h)n二進制二進制(b 或或 b)n八進制八進制 (o 或或 o)數(shù)字數(shù)字 (numbers) (2)l負數(shù)負數(shù)在在前加負號前加負號n例：例： -8d3 l特殊數(shù)符特殊數(shù)符n_ (下劃線下劃線)：增加可讀性：增加可讀性nx或或x (未知數(shù)未知數(shù))nz或或z (高阻高阻)l若定義的位寬比實際位數(shù)長若定義的位寬比實際位數(shù)長n如果高位是如果高位是0, x, z，高位分別補，高位分別補0, x, z;n如果高位是如果高位是1，左邊補，左邊補0.運算符運算符 (operators)l 1. 算術(shù)運算符算術(shù)運算符(arithmetic)+加加-減減*乘乘/除除%

15、 取模取模l 2. 邏輯運算符邏輯運算符 (logical)&邏輯與邏輯與|邏輯或邏輯或!邏輯非邏輯非運算符運算符 (operators)l 3. 位運算符位運算符 (bitwise)按位取反按位取反&按位與按位與|按位或按位或按位異或按位異或, 按位同或按位同或l 4.關(guān)系運算關(guān)系運算 (relational)小于小于大于大于=大于或等于大于或等于l 注注: 左移左移右移右移l8. 條件條件(conditional)?:l9. 位拼接位拼接(concatenation) 運算符優(yōu)先級運算符優(yōu)先級l 缺省操作符優(yōu)先級缺省操作符優(yōu)先級+，-，！，！， （單目操作符）（單目操作符）

16、*，/，%+，- （雙目操作符）（雙目操作符），=，!=，=，!=&，&，|&|?:l （）可用于調(diào)整優(yōu)先級（）可用于調(diào)整優(yōu)先級高優(yōu)先級高優(yōu)先級低優(yōu)先級低優(yōu)先級行為級建模行為級建模 (behavior modeling)l過程語句過程語句 (initial, always)l塊語句塊語句 (begin-end, fork-join)l賦值語句賦值語句 (assign, =, =)l條件語句條件語句 (if-else, case, casez, casex)l循環(huán)語句循環(huán)語句 (for, forever, repeat, while)l編譯向?qū)дZ句編譯向?qū)дZ句(defin

17、e, include, ifdef, else, endif)過程語句過程語句l initial 用于仿真中的用于仿真中的初始化，初始化，initial語句中的語語句中的語句只執(zhí)行一次句只執(zhí)行一次n 模板：模板：initial begin 語句語句1； 語句語句2； ； endl always 塊內(nèi)的語句塊內(nèi)的語句是不斷重復(fù)執(zhí)行的是不斷重復(fù)執(zhí)行的n 模板：模板：always ()begin / 過程賦值過程賦值 / if-else, case 等選擇等選擇 / while, repeat, for 循環(huán)循環(huán) / task, function調(diào)用調(diào)用end敏感項說明敏感項說明l 門控鎖存器門控鎖

18、存器module d_latch(d, clk, q); input d, clk; output reg q; always(d, clk) if (clk) q = d;endmodulel d觸發(fā)器觸發(fā)器module flipflop(d, clk, q); input d, clk; output reg q; always(posedge clk) q = d;endmodule賦值語句賦值語句l 連續(xù)賦值連續(xù)賦值(continuous)n assign為連續(xù)賦值語句為連續(xù)賦值語句，主要對，主要對wire型變量賦型變量賦值值n例：例：2選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器module mux2

19、1_1(out, a, b, sel);input a, b, sel;output out;assign out=(sel=0)?a:b;endmodulel 過程賦值過程賦值(procedural)n左邊的賦值變量必須是左邊的賦值變量必須是reg型變量型變量n阻塞阻塞(blocking)b = a;/該語句結(jié)束后立刻賦值該語句結(jié)束后立刻賦值n非阻塞非阻塞(non-blocking)b = a;/整個過程塊結(jié)束時才執(zhí)整個過程塊結(jié)束時才執(zhí)行賦值行賦值阻塞賦值阻塞賦值module example1(d, clk, q1, q2) input d, clk; output reg q1, q2;

20、always(posedge clk) begin q1 = d; q2 = q1; endendmodulel always塊內(nèi)的語句按編寫的先后次序順序執(zhí)行塊內(nèi)的語句按編寫的先后次序順序執(zhí)行l(wèi) 若一個變量由阻塞語句賦值，則該新賦的值會被若一個變量由阻塞語句賦值，則該新賦的值會被該塊中后面的所有語句使用該塊中后面的所有語句使用非阻塞賦值非阻塞賦值module example2(d, clk, q1, q2) input d, clk; output reg q1, q2; always(posedge clk) begin q1 = d; q2 = q1; endendmodulel 非阻塞

21、賦值可以使每條賦值語句的結(jié)果直到非阻塞賦值可以使每條賦值語句的結(jié)果直到always塊的結(jié)尾才能看到塊的結(jié)尾才能看到l 阻塞賦值語句對語句順序的依賴可能綜合成錯誤阻塞賦值語句對語句順序的依賴可能綜合成錯誤的電路，建議用非阻塞賦值語句描述時序電路的電路，建議用非阻塞賦值語句描述時序電路選擇語句選擇語句l if-else（解釋條件語句）（解釋條件語句）ifelse ifelse ifelsel case（分支語句）（分支語句）case(敏感表達式敏感表達式)值值1： 語句語句1；值值2：語句：語句2；值值n： 語句語句n;default: 語句語句n+1;endcase基本基本verilog hdl

22、設(shè)計范例設(shè)計范例組合邏輯電路組合邏輯電路/七段碼譯碼器；七段碼譯碼器；module converter(db,seg); input3:0 db; output6:0 seg; reg6:0 seg; always (db) begin case(db) 4b0000: seg=7b1111110; 4b0001: seg=7b0110000; 4b0010: seg=7b1101101; 4b0011: seg=7b1111001; 4b0100: seg=7b0110011; 4b0101: seg=7b1011011; 4b0110: seg=7b1011111; 4b0111: seg

23、=7b1110000; 4b1000: seg=7b1111111; 4b1001: seg=7b1111011; default: seg=7b0000000; endcase end endmodule 基本基本verilog hdl設(shè)計范例設(shè)計范例時序邏輯電路時序邏輯電路module sync_rsddf(clk,reset,set,d,q,qb); input clk,reset,set; input d; output reg q,qb; always(posedge clk) begin if(!set & reset) begin q=1; qb=0; end else

24、if (set & !reset) begin q=0; qb=1; end else begin q=d; qb=d; end end endmodule 同步置位、復(fù)位的同步置位、復(fù)位的d觸發(fā)器觸發(fā)器 流水燈設(shè)計案例流水燈設(shè)計案例l 流水燈需求分析流水燈需求分析n通過通過8個單色個單色led實現(xiàn)實現(xiàn)流水燈顯示效果流水燈顯示效果l 流水燈設(shè)計方案流水燈設(shè)計方案n用用case語句實現(xiàn)語句實現(xiàn)n用移位寄存器實現(xiàn)用移位寄存器實現(xiàn)n用有限狀態(tài)機實現(xiàn)用有限狀態(tài)機實現(xiàn)狀態(tài)狀態(tài)led顯示要求顯示要求idlestate0 state1state2state3state4state5state6sta

25、te7流水燈設(shè)計之流水燈設(shè)計之case語句實現(xiàn)語句實現(xiàn)module lamp (rst, clk, state);inputrst, clk;output7:0state;reg7:0state, next_state;parameter idle = 8b11111111,state0=8b11111110,state1=8b11111100,state2=8b11111000,state3=8b11110000,state4=8b11100000,state5=8b11000000,state6=8b10000000,state7=8b00000000;always (posedge cl

26、k or negedge rst)beginif (!rst)state=idle;elsestate=next_state;endalways (state)begincase(state)idle:next_state=state0;state0:next_state=state1;state1:next_state=state2;state2:next_state=state3;state3:next_state=state4;state4:next_state=state5;state5:next_state=state6;state6:next_state=state7;state7

27、:next_state=idle;default:next_state=idle;endcaseendendmodulequestion：如果流水燈效果要求為雙向移動，本程序如何修改？ 流水燈波形流水燈波形l 注注1：cpld實驗板上的實驗板上的led當電平為當電平為0時亮，為時亮，為1時滅；時滅；l 注注2：實際的時鐘需要適當降低到人眼可以識別的變化范圍內(nèi)。：實際的時鐘需要適當降低到人眼可以識別的變化范圍內(nèi)。流水燈設(shè)計之移位寄存器實現(xiàn)流水燈設(shè)計之移位寄存器實現(xiàn)module lamp (rst, clk, state);inputrst, clk;output7:0state;reg7:0st

28、ate, next_state;always (posedge clk or negedge rst)beginif (!rst)state=8b11111111;elsestate=next_state;endalways(state)beginif (state=8b000000000)next_state=8b11111111;elsenext_state=state1;endendmodulequestions：1.如果流水燈效果要求為雙向移動，本程序如何修改？2.如果流水燈跳變節(jié)奏需要有變化，本程序如何修改？3.本程序原設(shè)計本身是否有不足？有限狀態(tài)機（有限狀態(tài)機（fsm）設(shè)計基礎(chǔ)）設(shè)

29、計基礎(chǔ)lfsm分米勒型分米勒型(mealy)和摩爾型和摩爾型(moore)兩種兩種，前者的，前者的輸出輸出取決于機器狀態(tài)和輸入，后者取決于機器狀態(tài)和輸入，后者的輸出與輸入無關(guān)。的輸出與輸入無關(guān)。lfsm的設(shè)計方法有兩類：一種是將狀態(tài)的轉(zhuǎn)的設(shè)計方法有兩類：一種是將狀態(tài)的轉(zhuǎn)移和狀態(tài)的操作寫在同一個模塊中，另一個移和狀態(tài)的操作寫在同一個模塊中，另一個是是將狀態(tài)轉(zhuǎn)移單獨寫成一個模塊將狀態(tài)轉(zhuǎn)移單獨寫成一個模塊。后者利于。后者利于綜合器優(yōu)化代碼、布局布線。綜合器優(yōu)化代碼、布局布線。moore型型fsmalways (w, state)begincase(state) / define state circ

30、lea: if(w)next_state=b;elsenext_state=a;b:if(w)next_state=c;elsenext_state=a;c:if(w)next_state=c;elsenext_state=a;default:next_state=a;endcasez=(state=c); /define outputend/ define the sequential blockalways (posedge clk or negedge rst)beginif (!rst)state=a;elsestate=next_state;endendmodulea為初始狀態(tài)；為初

31、始狀態(tài)；w為輸入；為輸入；z為輸出為輸出module simple (clk, rst, w, z);input clk, rst, w;outputz;regz;reg2:1 state, next_state;parameter2:1 a=2b00,b=2b01, c=2b10;moore型型fsm波形圖波形圖mealy型型fsm/define the next state and output combination circuitsalways (w,state)begin case(state)a: if(w) begin z=0; next_state=b; end else be

32、gin z=0; next_state=a; endb: if(w) begin z=1; next_state=b; end else begin z=0; next_state=a; endendcaseendendmodulemodule mealy (clk, rst, w, z);inputclk, rst, w;outputz;regz;regstate, next_state;parameter a=1b0, b=1b1;/define the sequential blockalways (posedge clk or negedge rst)begin if (!rst) s

33、tate=a; else state=next_state;endmealy型型fsm波形圖波形圖流水燈設(shè)計之有限狀態(tài)機實現(xiàn)流水燈設(shè)計之有限狀態(tài)機實現(xiàn)module lamp (rst, clk, w, state);inputrst, clk, w;output7:0 state;reg7:0state, next_state;parameter idle= 8b11111111,state0= 8b11111110,state1= 8b11111100,state2= 8b11111000,state3= 8b11110000,state4= 8b11100000,state5= 8b110

34、00000,state6= 8b10000000,state7= 8b00000000;always (posedge clk or negedge rst)beginif (!rst)state=idle;elsestate=next_state;endalways (state or w)begincase (state)idle:beginif (w)next_state=state0;else next_state=idle;endstate0:beginif (w)next_state=state1;elsenext_state=state0;endstate1:state2:sta

35、te7:default:next_state。ise 14.7 界面界面利用向?qū)В⒁粋€新項目利用向?qū)?，建立一個新項目 (1)點擊上圖界面的點擊上圖界面的new project.啟動啟動項目向?qū)?。項目向?qū)?。step1：如右圖，：如右圖，分別指定創(chuàng)建工程分別指定創(chuàng)建工程的路徑，工程名和的路徑，工程名和頂層文件名。頂層文件名。step2：點擊：點擊 next按鈕按鈕，進入頁面三，完成器件，進入頁面三，完成器件選擇。器件的選擇是和實選擇。器件的選擇是和實驗平臺的硬件相關(guān)的，根驗平臺的硬件相關(guān)的，根據(jù)我們的據(jù)我們的basys2實驗開發(fā)實驗開發(fā)板，它使用的是板，它使用的是spartan3e-xc3s1

36、00e-cp132 的器件，找到相應(yīng)的器件，找到相應(yīng)的器件，如圖所示的器件，如圖所示:利用向?qū)?，建立一個新項目利用向?qū)?，建立一個新項目 (2)step3：后面兩步：后面兩步分別是對分別是對eda工工具的設(shè)定和工程具的設(shè)定和工程綜述，都不作任綜述，都不作任何操作。點擊何操作。點擊finish完成工程創(chuàng)完成工程創(chuàng)建建利用向?qū)?，建立一個新項目利用向?qū)?，建立一個新項目 (3)新建一個新建一個verilog hdl文件文件l根據(jù)右圖，向工根據(jù)右圖，向工程添加程添加verilog hdl文件。文件。 新建一個新建一個verilog hdl文件文件l如右圖，文件類如右圖，文件類型選擇型選擇verilog module，輸入文，輸入文件名稱，選擇文件件名稱，選擇文件保存路徑，點擊保存路徑，點擊next。新建一個新建一個verilog hdl文件文件l進入端口定義模進入端口定義模塊，可直接點擊塊，可直接點擊next（端口定義（端口定義可以在程序中進行可以在程序中進行描述）。描述）。新建一個新建一個verilog hdl文件文件l進入文件信息總進入文件信息總結(jié)頁面，點擊結(jié)頁面，點擊finish完成完成verilog hdl文件的添加。文