常用時(shí)序電路設(shè)計(jì)實(shí)用教案

1、D D觸發(fā)器設(shè)計(jì)(shj)(shj)u 上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器u 異步復(fù)位上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器u 異步置位上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器u 異步復(fù)位和置位上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器u 同步復(fù)位上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器u 同步置位上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器u 帶異步復(fù)位和時(shí)鐘使然、上升沿觸發(fā)(chf)(chf)的D D觸發(fā)(chf)(chf)器第1頁(yè)/共39頁(yè)第一

2、頁(yè)，共39頁(yè)。上升(shngshng)沿觸發(fā)的D觸發(fā)器參考設(shè)計(jì)必須(bx)滿(mǎn)足數(shù)據(jù)建立時(shí)間和保持時(shí)間/* 上升沿觸發(fā)的D觸發(fā)器參考(cnko)設(shè)計(jì)*/module d_flipflop_1(d,cp,q); input d,cp; output q; reg q; always(posedge cp)begin q = d;endendmodule 第2頁(yè)/共39頁(yè)第二頁(yè)，共39頁(yè)。/* 異步復(fù)位、上升(shngshng)沿觸發(fā)的D觸發(fā)器*/module d_flipflop_2(d,cp,reset,q); input d,cp,reset; output q; reg q; always(

3、posedge cp or negedge reset) beginif(reset=1b0) q=1b0;elseq = d; endendmodule 異步復(fù)位(f wi)、上升沿觸發(fā)的D觸發(fā)器第3頁(yè)/共39頁(yè)第三頁(yè)，共39頁(yè)。異步置位、上升(shngshng)沿觸發(fā)的D觸發(fā)器/* 異步置位、上升(shngshng)沿觸發(fā)的D觸發(fā)器*/module d_flipflop_3(d,cp,set,q); input d,cp,set; output q; reg q; always(posedge cp or negedge set) beginif(set=1b0) q=1b1;elseq

4、= d; endendmodule 第4頁(yè)/共39頁(yè)第四頁(yè)，共39頁(yè)。異步復(fù)位和置位、上升(shngshng)沿觸發(fā)的D觸發(fā)器/* 異步復(fù)位和置位、上升(shngshng)沿觸發(fā)的D觸發(fā)器*/module d_flipflop_4（d,cp,set,reset,q); input d,cp,reset,set; output q; reg q; always(posedge cp or negedge reset or negedge set) beginif(reset=1b0) q=1b0;else if(set=1b0)q=1b1;else q = d; endendmodule 第5頁(yè)

5、/共39頁(yè)第五頁(yè)，共39頁(yè)。同步(tngb)復(fù)位、上升沿觸發(fā)的D觸發(fā)器/* 同步(tngb)復(fù)位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipflop_5（d,cp,reset,q); input d,cp,reset; output q; reg q; always(posedge cp) beginif(reset=1b0) q=1b0;elseq= d; endendmodule 第6頁(yè)/共39頁(yè)第六頁(yè)，共39頁(yè)。同步(tngb)置位、上升沿觸發(fā)的D觸發(fā)器/* 同步(tngb)置位、上升沿觸發(fā)的D觸發(fā)器*/module d_flipflop_6（d,cp,set,q); input

6、 d,cp,set; output q; reg q; always(posedge cp) beginif(pset=1b0) q=1b1;elseq= d; endendmodule第7頁(yè)/共39頁(yè)第七頁(yè)，共39頁(yè)。/*異步復(fù)位和時(shí)鐘(shzhng)使然、上升沿觸發(fā)的D觸發(fā)器*/module dff_3（data,clk,en,reset，q); input data,clk,reset,en; output q; reg q; always(posedge clk or negedge reset) beginif(reset=1b0) q=1b0;else if(en=1b1)q= d

7、ata; endendmodule 異步復(fù)位和時(shí)鐘使然(sh rn)、上升沿觸發(fā)的D觸發(fā)器第8頁(yè)/共39頁(yè)第八頁(yè)，共39頁(yè)。 Shift RegisterShift Registeru 移位寄存器是一種在時(shí)鐘脈沖的作用下，將寄存器中的數(shù)據(jù)按位移動(dòng)的邏輯電路。u 主要功能：串并轉(zhuǎn)換u 串行輸入串行輸出(shch)(shch)u 串行輸入并行輸出(shch)(shch)u 并行輸入串行輸出(shch)(shch)第9頁(yè)/共39頁(yè)第九頁(yè)，共39頁(yè)。 串入串出移位(y wi)寄存器u基本串入串出移位寄存器原理圖u 8位移(wiy)位寄存器由8個(gè)D觸發(fā)器串聯(lián)構(gòu)成，在時(shí)鐘信號(hào)的作用下，前級(jí)的數(shù)據(jù)向后移動(dòng)。

8、第10頁(yè)/共39頁(yè)第十頁(yè)，共39頁(yè)。/* 串入串出移位寄存器參考(cnko)設(shè)計(jì)*/module shift_1（din,clk,dout); input din,clk; output dout; reg dout; reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7; always(posedge clk) begintmp1=din;tmp2=tmp1;tmp3=tmp2;tmp4=tmp3;tmp5=tmp4;tmp6=tmp5;tmp7=tmp6;dout=tmp7; endendmodule 串入串出移位(y wi)寄存器參考設(shè)計(jì)第11頁(yè)/共39頁(yè)第十一頁(yè)

9、，共39頁(yè)。 串入并出shift registershift register 4 位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。該寄存器由4個(gè)同步D觸發(fā)器組成這種D觸發(fā)器的R端是是非(shfi)同步清零端。第12頁(yè)/共39頁(yè)第十二頁(yè)，共39頁(yè)。/* 串入并出移位寄存器參考(cnko)設(shè)計(jì)*/module shift_2（din,clk,clr,q); input din,clk,clr; output 3:0 q; reg 3:0 q; always(posedge clk or negedge clr) beginif(clr=1b0)q=4b0000;elseq0=din;q=q1;

10、endendmodule 串入并出移位(y wi)寄存器參考設(shè)計(jì)第13頁(yè)/共39頁(yè)第十三頁(yè)，共39頁(yè)。 并入(bn r)(bn r)串出shift shift registerregisterv 并入串出移位寄存器可以將一組二進(jìn)制數(shù)并行送入一組寄存器，然后把這些數(shù)據(jù)串行從寄存器內(nèi)輸出。v 一個(gè)同步(tngb)并入串出移位寄存器的基本管腳：v 并行輸出輸入端：datav 時(shí)鐘脈沖輸入端：clkv 加載數(shù)據(jù)端：loadv 串行數(shù)據(jù)輸出端：dout第14頁(yè)/共39頁(yè)第十四頁(yè)，共39頁(yè)。/* 串入并出shift register參考(cnko)設(shè)計(jì)*/module shift3（clk,din, lo

11、ad,q); input clk,load; input 3:0 din; output q; reg q; reg 3:0 tmp; always(posedge clk ) beginif(load=1b1) tmp=din;elsebegintmp=tmp1;tmp0=1b0;endq=tmp3; endendmodule 串入并出shift register參考(cnko)設(shè)計(jì)第15頁(yè)/共39頁(yè)第十五頁(yè)，共39頁(yè)。 計(jì)數(shù)器設(shè)計(jì)(shj)v 計(jì)數(shù)器是一種典型的時(shí)序器件，常用于對(duì)時(shí)鐘脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，還用于定時(shí)，分頻，產(chǎn)生同步脈沖。v 按觸發(fā)方式分：同步計(jì)數(shù)器和異步計(jì)數(shù)器。v 最容易(r

12、ngy)(rngy)的計(jì)數(shù)器設(shè)計(jì)就是cnt=cnt+1cnt=cnt+1，但是你可能得不到最好的結(jié)果。第16頁(yè)/共39頁(yè)第十六頁(yè)，共39頁(yè)。 基本(jbn)計(jì)數(shù)器的設(shè)計(jì)u基本計(jì)數(shù)器只能實(shí)現(xiàn)單一遞增或遞減計(jì)數(shù)功能基本計(jì)數(shù)器只能實(shí)現(xiàn)單一遞增或遞減計(jì)數(shù)功能沒(méi)有其他控制端。沒(méi)有其他控制端。 u以遞增計(jì)數(shù)器為例，介紹其以遞增計(jì)數(shù)器為例，介紹其Verilog HDLVerilog HDL設(shè)計(jì)方設(shè)計(jì)方法。法。u 遞增計(jì)數(shù)器基本引腳：遞增計(jì)數(shù)器基本引腳：u時(shí)鐘時(shí)鐘(shzhng)(shzhng)輸入端：輸入端：clkclku計(jì)數(shù)輸出端：計(jì)數(shù)輸出端：cntcnt第17頁(yè)/共39頁(yè)第十七頁(yè)，共39頁(yè)。Verilo

13、g HDL參考(cnko)設(shè)計(jì)（1）module count (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;always(posedge clk )beginif(cnt=7)cnt=0;elsecnt=cnt+1;endendmodule第18頁(yè)/共39頁(yè)第十八頁(yè)，共39頁(yè)。module cnt (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;reg 2:0 next_cnt;always(cnt )begincase(cnt)3h0:next_cnt=3h1; 3h1:next_cnt=3h2;

14、3h2:next_cnt=3h3; 3h3:next_cnt=3h4; 3h4:next_cnt=3h5; 3h5:next_cnt=3h6; 3h6:next_cnt=3h7; 3h7:next_cnt=3h0; default:next_cnt=3b000;endcaseendalways(posedge clk )cnt=next_cnt;endmoduleVerilog HDL參考(cnko)設(shè)計(jì)（2）第19頁(yè)/共39頁(yè)第十九頁(yè)，共39頁(yè)。問(wèn)題(wnt)(wnt)思考1.1.上述描述上述描述(mio sh)(mio sh)的是一個(gè)模為多少的計(jì)數(shù)器？的是一個(gè)模為多少的計(jì)數(shù)器？2.2.請(qǐng)自

15、行設(shè)計(jì)一個(gè)同步模請(qǐng)自行設(shè)計(jì)一個(gè)同步模1212計(jì)數(shù)器計(jì)數(shù)器3.3.在在2 2基礎(chǔ)上進(jìn)行修改，設(shè)計(jì)一個(gè)帶異步復(fù)位的模基礎(chǔ)上進(jìn)行修改，設(shè)計(jì)一個(gè)帶異步復(fù)位的模1212計(jì)數(shù)器。計(jì)數(shù)器。4.4.同步復(fù)位的模同步復(fù)位的模1212計(jì)數(shù)器如何設(shè)計(jì)？計(jì)數(shù)器如何設(shè)計(jì)？第20頁(yè)/共39頁(yè)第二十頁(yè)，共39頁(yè)。 項(xiàng)目(xingm)設(shè)計(jì)1一、目的(md)(1)實(shí)現(xiàn)帶計(jì)數(shù)允許和復(fù)位端的十進(jìn)制、六進(jìn)制和60進(jìn)制計(jì)數(shù)器；(2)掌握計(jì)數(shù)器類(lèi)型模塊的描述方法；(3)掌握Veriog HDL模塊的層次化設(shè)計(jì)方法。第21頁(yè)/共39頁(yè)第二十一頁(yè)，共39頁(yè)。二、說(shuō)明計(jì)數(shù)器是數(shù)字電路系統(tǒng)中最基本的功能模塊之一。設(shè)計(jì)十進(jìn)制、六進(jìn)制和100進(jìn)制計(jì)

16、數(shù)器，要求計(jì)數(shù)器有計(jì)數(shù)允許和復(fù)位輸入及進(jìn)位輸出功能。計(jì)數(shù)時(shí)鐘(shzhng)可以用1Hz信號(hào)，用LED顯示計(jì)數(shù)值。本設(shè)計(jì)要求用仿真和測(cè)試兩種手段來(lái)驗(yàn)證計(jì)數(shù)器的功能。實(shí)驗(yàn)時(shí)，可以通過(guò)修改十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)得到六進(jìn)制、100進(jìn)制計(jì)數(shù)器。第22頁(yè)/共39頁(yè)第二十二頁(yè)，共39頁(yè)。三、設(shè)計(jì)要求(yoqi)(1) 完成各模塊的Verilog HDL設(shè)計(jì)編碼；(2) 進(jìn)行功能仿真；(3) 下載并驗(yàn)證計(jì)數(shù)器功能；(4) 如果60進(jìn)制計(jì)數(shù)器要求(yoqi)用6進(jìn)制和10進(jìn)制計(jì)數(shù)器搭建電路，請(qǐng)畫(huà)出設(shè)計(jì)連接圖，并完成設(shè)計(jì)編碼和驗(yàn)證。第23頁(yè)/共39頁(yè)第二十三頁(yè)，共39頁(yè)。項(xiàng)目(xingm)設(shè)計(jì)2模擬(mn)74LS

17、160芯片HDL設(shè)計(jì) clkclrnloadenabled3.0q3.0flagd3d2d1d0q3q2q1q0進(jìn)位輸出0 xxxxxx000010 xabcdabcd110 xxxxq不變110 xxxxq不變111xxxxqq1，最高到“1001”第24頁(yè)/共39頁(yè)第二十四頁(yè)，共39頁(yè)。分頻器設(shè)計(jì)(shj)u 2 2的整數(shù)(zhngsh)(zhngsh)次冪的分頻器設(shè)計(jì)；u 偶分頻電路設(shè)計(jì)；u 占空比為1:151:15的分頻電路設(shè)計(jì)。第25頁(yè)/共39頁(yè)第二十五頁(yè)，共39頁(yè)。 用Verilog語(yǔ)言完成對(duì)時(shí)鐘信號(hào) CLK 的 2 分頻， 4 分頻， 8 分頻， 16 分頻。 這也是最簡(jiǎn)單( j

18、indn)的分頻電路，只需要一個(gè)計(jì)數(shù)器即可 。2 2、4 4、8 8、1616分頻(fn pn)(fn pn)電路設(shè)計(jì)第26頁(yè)/共39頁(yè)第二十六頁(yè)，共39頁(yè)。電路的功能(gngnng)仿真波形第27頁(yè)/共39頁(yè)第二十七頁(yè)，共39頁(yè)。6分頻電路設(shè)計(jì)與實(shí)現(xiàn) 對(duì)于分頻倍數(shù)不是 2 的整數(shù)次冪的情況，我們只需要對(duì)源代碼中的計(jì)數(shù)器進(jìn)行一下計(jì)數(shù)控制就可以(ky)了，如下面用Verilog設(shè)計(jì)一個(gè)對(duì)時(shí)鐘信號(hào)進(jìn)行 6 分頻的分頻器 第28頁(yè)/共39頁(yè)第二十八頁(yè)，共39頁(yè)。電路(dinl)的仿真波形圖第29頁(yè)/共39頁(yè)第二十九頁(yè)，共39頁(yè)。 在進(jìn)行硬件設(shè)計(jì)的時(shí)候，往往要求得到一個(gè)占空比不是 1:1 的分頻信號(hào)，

19、這時(shí)仍采用(ciyng)計(jì)數(shù)器的方法來(lái)產(chǎn)生占空比不是 1:1 的分頻信號(hào)。下面源代碼描述的是這樣一個(gè)分頻器：將輸入的時(shí)鐘信號(hào)進(jìn)行 16 分頻，分頻信號(hào)的占空比為 1:15 ，也就是說(shuō)，其中高電位的脈沖寬度為輸入時(shí)鐘信號(hào)的一個(gè)周期。 占空比1:15分頻(fn pn)電路設(shè)計(jì)第30頁(yè)/共39頁(yè)第三十頁(yè)，共39頁(yè)。電路仿真波形圖第31頁(yè)/共39頁(yè)第三十一頁(yè)，共39頁(yè)。在數(shù)碼管上顯示(xinsh)十進(jìn)制秒計(jì)數(shù)任務(wù)分析： 1.需要將系統(tǒng)時(shí)鐘（50MHz）分頻，得到1Hz分頻時(shí)鐘。 2.對(duì)分頻時(shí)鐘進(jìn)行十進(jìn)制計(jì)數(shù)。 3.將計(jì)數(shù)器計(jì)數(shù)結(jié)果( ji gu)送數(shù)碼管譯碼器上。 4.選擇數(shù)碼管顯示。 第32頁(yè)/共3

20、9頁(yè)第三十二頁(yè)，共39頁(yè)。在數(shù)碼管上顯示(xinsh)十進(jìn)制秒計(jì)數(shù)電路(dinl)框圖：數(shù)碼管譯碼電路(dinl)產(chǎn)生位選信號(hào)傳送4位BCD碼clk_sysnum_bcd3.0seg7.0scan3.0led0led1led2led3系統(tǒng)時(shí)鐘分頻電路十進(jìn)制計(jì)數(shù)器clk_1scnt103.0rst第33頁(yè)/共39頁(yè)第三十三頁(yè)，共39頁(yè)。用4位led數(shù)碼管顯示(xinsh)“9527” 任務(wù)分析： 輪流打開(kāi)(d ki)4個(gè)數(shù)碼管，每個(gè)數(shù)碼管顯示0.01s0.1s，由于視覺(jué)暫留效應(yīng)，就好像顯示4個(gè)不同的數(shù)字。設(shè)計(jì)思路：1.打開(kāi)(d ki)scan0的時(shí)候，在abcdefg線(xiàn)上賦值“9” 2.打開(kāi)(d

21、 ki)scan1的時(shí)候，在abcdefg線(xiàn)上賦值“5” 3.打開(kāi)(d ki)scan2的時(shí)候，在abcdefg線(xiàn)上賦值“2” 4.打開(kāi)(d ki)scan3的時(shí)候，在abcdefg線(xiàn)上賦值“7” 第34頁(yè)/共39頁(yè)第三十四頁(yè)，共39頁(yè)。用4位led數(shù)碼管顯示(xinsh)“9527” 電路(dinl)框圖：數(shù)碼管譯碼電路(dinl)系統(tǒng)時(shí)鐘分頻電路2位計(jì)數(shù)器產(chǎn)生2位位選碼2-4線(xiàn)譯碼器產(chǎn)生位掃描信號(hào)傳送4位BCD碼clk_sysclk_scanscan_sel1.0num_bcd3.0seg7.0scan3.0led0led1led2led3第35頁(yè)/共39頁(yè)第三十五頁(yè)，共39頁(yè)。用4位led數(shù)碼管顯示(xinsh)“9527” （1）輸入輸出端口定義：一共有幾組輸入輸出端口？（2）設(shè)計(jì)掃描信號(hào)：首先要降低掃描速度，生成一個(gè)大約為0.01s-0.1s的時(shí)鐘分頻電路，由系統(tǒng)時(shí)鐘分頻，系統(tǒng)時(shí)鐘定義為sysclk，分頻后的時(shí)鐘定義為div_scan。（第一個(gè)always語(yǔ)句塊）（3）利用分頻后的時(shí)鐘信號(hào)產(chǎn)生一個(gè)2位的位選編碼信號(hào)。（第二個(gè)always語(yǔ)句塊，用2位計(jì)數(shù)器實(shí)現(xiàn)）（4）將2位的位選編碼譯碼，產(chǎn)生四個(gè)數(shù)碼管的四根掃描線(xiàn)，依次循環(huán)掃描。 （第三個(gè)always語(yǔ)句塊，用2-4線(xiàn)譯碼器實(shí)現(xiàn)）（5）分不同的時(shí)間把9、5、2、7放到數(shù)碼管的