數(shù)電本科總復習2-組合邏輯電路20100527

1、4 組合邏輯電路1、FPGA是可編程邏輯器件。 （ ü ）2、PLA實現(xiàn)邏輯函數(shù)時，要求產(chǎn)生所有輸入變量的最小項。（ X ）3、PAL器件僅對邏輯宏單元OLMC進行編程。（ X ）4、GAL是通用陣列邏輯器件，可以進行反復編程。（ ü ）5、用ROM實現(xiàn)組合邏輯時不對函數(shù)作任何簡化。（ ü ）6、超前進位加法器比串行進位加法器慢。 （ X）7、優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。（ ü ）8、共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動。（ ü ）9、半加器與全加器的主要區(qū)別是是否考慮來自低

2、位的進位。（ ü）10、(簡答題)試說明組合邏輯電路和時序邏輯電路的特點。11、(簡答題)試說明編碼器和譯碼器的功能。12、優(yōu)先編碼器74LS148輸入為，輸出為、。當使能輸入端，其余輸入端為1時，應為_001_。13、數(shù)據(jù)選擇器是一種 多 路輸入, 單 路輸出的邏輯部件。14、組合邏輯電路任意時刻的輸出僅僅取決于A，與電路的B無關；而時序邏輯電路任意時刻的輸出除與A有關外，還與B有關。則選項中的A是指 現(xiàn)態(tài) ，B是指 原態(tài) 。15、利用共陰極接法組成的七段數(shù)碼管顯示數(shù)字5時，b,e段接 低 電平，a, c,d,f,g段接高電平。16、SSI是指_小規(guī)模集成電路_，MSI是指_總規(guī)模

3、集成電路_。17、組合電路的輸出只取決于 該時刻電路的輸入狀態(tài) 而與_電路的原始狀態(tài)_無關。18、不僅考慮兩個_加數(shù)_相加，而且還考慮來自_低位_相加的運算電路，稱為全加器。19、譯碼器，輸入的是_特定含義的二進制代碼_輸出的是_有效信號_。20、一個4選1的數(shù)據(jù)選擇器，應具有_2_個地址輸入端_4_個數(shù)據(jù)輸入端。21、比較兩個一位二進制數(shù)A和B,當A=B時輸出F=1,則F的表達式是_A同或B_，當AB時輸出Y=1,則Y的表達式是_A與B非_。22、數(shù)字電路包括 組合邏輯電路 和 時序邏輯電路 兩大部分。23、 數(shù)據(jù)選擇器是一種 多 路輸入, 單 路輸出的邏輯部件; 而數(shù)據(jù)分配器則是一種 單

4、路輸入, 多 路輸出的邏輯部件。24、PLD器件的基本結(jié)構(gòu)包括 與陣列 和 或陣列 兩部分。25、時序PLA由 與陣列 ， 或陣列 和 存儲電路 三部分組成。26、GAL器件由 與門陣列 ， 或門陣列 和 輸出邏輯宏單元OLMC 三個主要部分組成。27、二進制數(shù)10111111對應的八進制數(shù)為 277 ,十進制數(shù)為 191 。28、七段顯示譯碼器74LS47有 7 個輸出端,分別對應七段顯示器 a,b,c,d,e,f,g 。29、 可用作多路數(shù)據(jù)分時傳輸?shù)倪壿嬮T是 三態(tài) 門。30、 驅(qū)動七段數(shù)碼管的譯碼器（CC14547）有 7 個數(shù)據(jù)輸出端。31、一個多位的串行進位加法器，最低位的進位輸入端

5、應 接低電平 。32、組合邏輯電路中的基本邏輯單元是 門電路 ，而時序邏輯電路中的基本邏輯單元是 觸發(fā)器 。3333333、一個四位二進制譯碼器,它的輸出端有( D )個. A. 1 B. 8 C. 10 D. 1634、以下各電路中屬于組合邏輯電路有( AB ) A.編碼器 B. 譯碼器 C.寄存器 D.計數(shù)器35、MSI是大規(guī)模集成電路。（ X ）36、 組合型的PLA( A )A. 與門陣列和或門陣列均可編程B. 與門陣列可編程, 或門陣列不可編程C. 與門陣列不可編程, 或門陣列可編程D、與門陣列和或門陣列均不可編程37、下面是組合邏輯電路的是( B ) A. 觸發(fā)器 B. 加法器 C

6、.寄存器 D. 計數(shù)器38、 一塊數(shù)據(jù)選擇器有三個地址輸入端，它的數(shù)據(jù)輸入端有（ C ） A.3個 B.6個 C.8個 D.1個39、 比較兩個一位進制數(shù)A=A1和B=B1,當A>B時,輸出F為1,則F的表達式為( A )A. B. C. D. 40、 測得某邏輯門輸入A,B和輸出F的波形如圖,則F(A,B)的表達式是( C )FBAA. F=A·B B. F=A+B C. D. 41、全加器邏輯符號如圖所示， 當“1”，“0”，“0”時，C i和Si 分 別為( C )。A.0 0B 1 1 C.0 1 D. 1 142、一個64選1的數(shù)據(jù)選擇器有（A）個選擇控制信號輸入端。

7、A6 B16 C32 D6443、數(shù)字系統(tǒng)與邏輯功能部件的主要區(qū)別是有沒有（ B ）A.存儲器 B.控制器 C.加法器 D.譯碼器44、下圖所示是一個用四位加法器構(gòu)成的代碼變換電路，若輸入信號E3,E2,E1,E0是余3BCD碼，問：輸出端S3S2S1S0是什么代碼？S3 S2 S1 S0Co 四位加法器 CiA3 A2 A1 A0 B3 B2 B1 B0E3 E2 E1 E0“1”答:解題要點：輸入信號E3,E2,E1,E0是余3BCD碼，它與“1101”相加后得到輸出S3S2S1S0。列真值表得：E3,E2E1,E0S3S2S1S000110000010000010101001001100

8、011011101001000010110010110101001111011100011001001可見：這是一個將余3碼轉(zhuǎn)換為8421BCD碼的電路。45、 設計一個檢測信號燈工作狀態(tài)的邏輯電路。每一組信號燈由紅、黃、綠三盞燈組成。正常時，只能一盞燈亮，否則電路出現(xiàn)故障，要求邏輯電路發(fā)出故障信號，以提醒維護人員前去修理。解題要點： 邏輯抽象 輸入變量：R（紅） Y（黃）G（綠） 1 - 亮 0 - 滅輸出變量：Z（有無故障）1 有故障 0 無故障列真值表 R Y GZ0 0 010 0 100 1 000 1 111 0 001 0 111 1 011 1 11化簡得： 畫出電路圖 4（2

9、）、 參考設計步驟： 先邏輯假設，設變量A,B,C為輸入變量，分別代表紅、黃、綠三盞燈，A,B,C取值為1時代表燈亮，A,B,C取值為0時代表燈滅，變量F為輸出變量，電路出現(xiàn)故障時F輸出為1，否則為0。 列真值表或卡諾圖。 BCA000111100111111然后寫出表達式； 最后畫出邏輯圖CA2A1A0S1S2S3Y0Y774138Y1Y2Y3Y4Y5Y61AB&Y46、假如已知一個組合邏輯電路的輸入A、B、C和輸出L的波形如圖所示，試寫出輸出的最簡邏輯函數(shù)式。輸入A輸入 B輸入C輸出Lt 解：先根據(jù)波形圖畫出卡諾圖或真值表 ABC000001111100011110L化簡 47、試

10、用3線8線譯碼器實現(xiàn)全加器。(15分)EN1 EN2A EN2B A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1

11、1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0表 譯碼器74138真值表解：全加器不僅有被加數(shù)A和加數(shù)B，還有低位來的進位CI作為輸入；三個輸入相加產(chǎn)生全加器兩個輸出，和S及向高位進位CO。先列出全加器真值表（4分）由全加器真值表得S和CO的最小項表達式 S（A,B,CI）= m1 + m2 + m4 + m7 CO（A,B,CI）= m3 + m5 + m6 + m7 。 兩次取非,得 。畫出電路 A2A1A0EN1EN2AEN2BY0Y774138Y1Y2Y3Y4Y5Y61ABCI&&SCO48、用譯碼器實現(xiàn)函數(shù)用譯碼器實現(xiàn)函數(shù)。解：（1）根據(jù)邏輯函數(shù)選用譯

12、碼器。由于函數(shù)Y中有A、B、C三個變量，故選用3線-8線譯碼器74LS138。其輸出為低電平有效，故再選一個與非門。 （2）因為74LS138的輸出表達式為： ，i=07（3）寫出邏輯函數(shù)的最小項表達式： （4）將邏輯函數(shù)與74LS138的輸出表達式進行比較，設A= A2、B= A1、C= A0，得： （5）所以，用一片74LS138再加一個與非門就可實現(xiàn)函數(shù)。其邏輯圖如上圖所示49、寫出圖中所示組合電路輸出函數(shù) F 的表達式，列出真值表，分析邏輯功能。50、設、為四選一數(shù)據(jù)選擇器的地址碼，為數(shù)據(jù)輸入，為數(shù)據(jù)輸出，則輸出與和、之間的邏輯表達式為（ A ）。 A. B. C. D.51、8線3線

13、優(yōu)先編碼器的輸入為I0I7 ，當優(yōu)先級別最高的I7有效時，其輸出的值是（ C ）。A111 B.010 C.000 D.10152、下列消除競爭冒險的方法中錯誤的是（ D ）。A 修改邏輯設計 B 引入封鎖脈沖C 加濾波電容 D 以上都不對53、當與非門輸入信號的變化順序有以下三種情況，當（ B ）時，將可能出現(xiàn)競爭冒險。 A.00011110 B00011011 C 0010110154、一個七段顯示譯碼器驅(qū)動顯示電路如下，若輸入波形如圖所示，試確定顯示器所顯示的數(shù)據(jù)應如何變化。英文教材數(shù)字電子技術習題選編清華大學電機系唐慶玉2002年9月16日BCD/7-seg4A22A381A1A0ab

14、cdefgabcdefgA3A0A2A1輸出數(shù)據(jù)0 1 4 無定義 4 4 4 8 055、寫出圖的最簡輸出表達式, 并按圖3 中輸入的波形畫出輸出2的波形（9分） 解:（1）先寫出輸出表達式. （2）再畫出電路圖56、已知4選1數(shù)據(jù)選擇器的功能如下表，試用其實現(xiàn)邏輯函數(shù)。（畫出電路圖）選擇器功能表選擇器功能表 地址輸入使能輸出A1 A0Y× × 10 0 00D0 0 10D1 1 00D2 1 10D3解：(1) 把所要實現(xiàn)的邏輯函數(shù)與數(shù)據(jù)選擇器的輸出作比較，令，且Y=Y，則有：D0=D3=1，D1=D2=0。(2) 畫出邏輯圖如下：D0D1D2D3D4D5D6D7A0

15、A1A2STYMUXF10011001CBA57、右圖為8選1數(shù)據(jù)選擇器，寫出輸出F的表達式，化簡F，說出電路功能，并用與非門畫出電路。地址輸入使能輸出A1 A0Y× × 10 0 00D0 0 10D1 1 00D2 1 10D3&CBF&CB&解： 化簡得： 電路的功能是： 同或門 用與非門實現(xiàn)：（如圖） 58、請分析圖(a)和圖(b)CMOS和傳輸門組成的電路, 指出實現(xiàn)的功能。DSTGBVCCOUTZBA圖（a）圖（b）&1C1AENTGVCC解：a圖為2選1電路。 b圖為3態(tài)門電路。 59、某工廠三個車間各需電為1000kw, 由兩

16、臺發(fā)電機組供電,一臺X是1000kw ,另一臺是2000kw, 三個車間經(jīng)常不同時工作。現(xiàn)需設計一個自動控制電路,能自動完成下列配電任務:三個車間同時工作時,X.Y同時啟動;二個車間工作, Y啟動;一個車間工作,X啟動。設三個車間用變量A.B.C 表示,工作為"1", 不工作為"0",兩臺發(fā)電機用變量X.Y 表示, 啟動為"1",不啟動為"0"。 要求用線線譯碼器和門電路實現(xiàn)。譯碼器T3138 的真值表如表1 所示, 引腳圖如圖 所示。 表A2 A1 A0Y0Y1Y2Y3Y4Y5Y6Y70 0 0100000000

17、 0 1010000000 1 0001000000 1 1000100001 0 0000010001 0 1000001001 1 0000000101 1 100000001控制端時，譯碼器工作，否則, 譯碼器被禁止。 GND 1 2 3 4 5 6 7 874LS13816 15 14 13 12 11 10 9解： 設三個車間用變量A.B.C 表示,工作為"1", 不工作為"0",兩臺發(fā)電機用變量X.Y 表示, 啟動為"1",不啟動為"0"。列真值表 ABCXY0000000110010100110110

18、010101011100111111輸出表達式X=m1+m2+m4+m7Y=m3+m5+m6+m7 譯碼器畫出電路 XCA2A1A0S1S2S3Y0Y774138Y1Y2Y3Y4Y5Y61AB&Y&A0A1A2A7A4A6A5A31&603-8譯碼器CT74138及門電路組成的組合邏輯電路如下圖所示。其中，輸入信號A7A0為地址線。試寫出譯碼器各位輸出所實現(xiàn)的地址。 解： 譯碼器的使能端有效時譯碼器譯碼。即：。由電路圖知，譯碼器譯碼，則地址線A3A7的狀態(tài)應為：A7=A4=0 A6=A5=A3=1 由此推出各輸出端對應的地址。若，則A2A1A0=000，即A7A6A5A

19、4A3A2A1A0 = 01101000 = 68H同理得分別為69H，6AH，6BH，6CH，6DH，6EH，6FH。61、有一水箱由大、小兩臺水泵ML和MS供水，如下圖所示。水箱中設置了3個水位檢測元件A、B、C 。水面低于檢測元件時，檢測元件給出高電平；水面高于檢測元件時，檢測元件給出低電平。要求當水位超過A點時水泵停止工作；水位低于A點而高于B點時ML單獨工作；水位低于B點而高于C點時MS單獨工作；水位低于C點時ML和MS同時工作。試用門電路設計一個控制兩臺水泵的邏輯電路，要求電路盡量簡單。（15分）（1） 寫出約束項；（2） 寫出邏輯函數(shù)（3） 繪出邏輯電路圖。ABCMSML解：（1

20、）設MS、ML的1狀態(tài)表示水泵工作，0狀態(tài)表示停止，列真值表，其中、為約束項。 真值表A B CMS ML0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 0 0 1 1 1 （2）利用卡諾圖化簡后得到 （3）邏輯圖如下圖。 1MSA&1MLCB專業(yè)班級： 姓 名： 學 號： 密 封 線62、寫出下圖所示邏輯圖的邏輯式，并用與非門作出其最簡形式的邏輯圖。解題要點，Y=BC+AC+AB+ABC，化簡后（5分） 用3個2輸入端與非門和1個3輸入端與非門構(gòu)成電路。（5分）63、分析如圖由3線-8線譯碼器74LS138構(gòu)成的電路。 寫出輸出Si和Ci的邏

21、輯函數(shù)表達式； 畫出真值表； 說明該電路的邏輯功能。 74LS138的邏輯功能表輸 入輸 出STAA2 A1 A0 0×× × ×1 1 1 1 1 1 1 1 ×1× × ×1 1 1 1 1 1 1 1100 0 00 1 1 1 1 1 1 1100 0 11 0 1 1 1 1 1 1100 1 01 1 0 1 1 1 1 1100 1 11 1 1 0 1 1 1 1101 0 01 1 1 1 0 1 1 1101 0 11 1 1 1 1 0 1 1101 1 01 1 1 1 1 1 0 1101

22、 1 11 1 1 1 1 1 1 0解：答題要點，列輸出表達式 列真值表AiBiCi-1SiCi0000000110010100110110010101011100111111 該電路功能是全加器。64、假如已知一個組合邏輯電路的輸入A、B、C和輸出L的波形如圖所示，試寫出輸出的最簡邏輯函數(shù)式。(10分)輸入A輸入 B輸入C輸出Lt 解題要點：（1）先根據(jù)時序圖列卡諾圖 ABC000001111100011110L （2）化簡得 FMUX YD0D1D2D3 A1A0AB 與陣列65、左圖是由ROM和四路選擇器組成的電路，將選擇輸入A1A0的四種取值組合下的表達式填入下表中。（12分）A1A

23、0F0 00 11 01 1或陣列解題要點：A1 A0 是四選一數(shù)據(jù)選擇器的地址輸入端，A1 A0 F 0 0 0 1 1 0 1 1 66、寫出下圖電路中Y1、Y2的邏輯函數(shù)式，并化簡為最簡單的與-或表達式。譯碼器74LS138的輸出函數(shù)表達式為、。&&74LS138解： （1）答案要點:根據(jù) 譯碼器74LS138的輸出函數(shù)表達式為、。 化簡得 （2） 67、用ROM設計一個組合邏輯電路，用來產(chǎn)生下列一組邏輯函數(shù)（1） 列出ROM應有的數(shù)據(jù)表，（2）畫出存儲矩陣的點陣圖。解題要點：（1）根據(jù)題目要求，將輸出寫成標準與或式。 ; （2）選用16×4的ROM，列出ROM

24、的數(shù)據(jù)表（3）畫出矩陣圖 地址譯碼器A3A2A1A0W0W1W2W3W4W5W6W7W11W8W9W10W12W13W14W15ABCDY0Y1Y2Y368、可編程邏輯陣列（PLA）實現(xiàn)的組合邏輯電路如圖所示。（1）分析電路的功能，寫出F1F3的表達式；（2）若已知A1A0，B1B0為兩個兩位的二進制數(shù)，試證明電路實現(xiàn)的是二位二進制全加運算。 （3）說明電路矩陣的容量，若改用PROM實現(xiàn)此電路，則矩陣的容量又應為多少？解：答案要點:（1）根據(jù)圖中PLA“與”，“或”陣列輸入，輸出的關系，可直接得到輸出函數(shù)的表達式，即： （2）、若A1A0，B1B0為兩位二進制的加數(shù)，則滿足運算規(guī)則 其中A1B

25、1A0B0+C1S1S0將寫成“與”“或”式有： 故電路實現(xiàn)的是兩位二進制全加器（3）由圖電路可知，矩陣的容量為8×11+3×11=121（存儲單元） 若用PROM實現(xiàn)，則“與陣列”應為全譯碼陣列，這時矩陣容量應為：8×16+3×16=176（存儲單元） 69、（10分）請用3-8線譯碼器譯碼器和少量門器件實現(xiàn)邏輯函數(shù)解：輸出可寫為 由譯碼器構(gòu)成的函數(shù)F的電路圖如圖所示。 AA2A1A0S1S2S3Y0Y774138Y1Y2Y3Y4Y5Y61CAB&Y70、右圖為8選1數(shù)據(jù)選擇器，寫出輸出F的表達式，化簡F，說出電路功能，并用與非門畫出電路。D0

26、D1D2D3D4D5D6D7A0A1A2STYMUXF10011001CBA解： 答案要點:設輸入為：A,B,C,輸出為Y,列真值表或卡諾圖； 則Y= 令A2=A,A1=B,A0=C, 即可畫出如下電路。ABCY00000010010CA2A1A0S1S2S3Y0Y774138Y1Y2Y3Y4Y5Y61AB&Y00111100010111101111071、（設計題）（1） 試用一片3/8線譯碼器（如圖）和最少的門設計一個奇偶校驗器，要求當三個變量中有偶數(shù)個1時，輸出為1，否則為0。已知譯碼器輸出為低電平有效。（2） 用3-8譯碼器74LS138設計一個1位二進制全減器，輸入為被減數(shù)、減數(shù)和來自低位的借位，輸出為差和向高位的借位信號。要求寫出詳細的設計過程：列出真值表，寫出邏輯函數(shù)式，畫出電路圖。74LS138功能表及引腳圖輸 入輸 出S1+A2A1A0100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100××××11111111 GND