開關電容采樣技術

1、開關電容采樣技術摘要：雖然連續(xù)時間電路在音頻、視頻及高速模擬系統(tǒng)中都有著廣泛的應用，但在很多情況下，我們僅僅在每個中期的某個時間間隔內檢測輸入信號，而在其余時間忽略其值。然后，電路對每一個“采樣”進行處理，在每個周期末產(chǎn)生有效的輸出值。這種電路被稱為離散時間系統(tǒng)或數(shù)據(jù)采樣系統(tǒng)。本文介紹一種常見的、稱為“開關電容電路”的離散時間系統(tǒng)，以便為更高級的電路。本文了分析限制開關電容采樣熟讀與精度的各種不利因素，通過采用CMOS互補開關、增加虛擬器件、采用下極板采樣技術提高了開關電容采樣電路的精度。關鍵詞：開關電容、采樣電路、下極板采樣技術Abstract：Although the continuous

2、 time circuits are widely used in audio, video and high-speed analog system, but in many cases, we only in each medium a time interval to detect the input signal, and ignore its value in the rest of the time. The circuit then processes each sample to produce an effective output value at the end of e

3、ach cycle. This kind of circuit is called discrete-time system or data sampling system. This paper introduces a kind of discrete time system, which is called "switched capacitor circuit".In this paper, various unfavorable factors limit switch capacitor sampling read and precision, by using

4、 CMOS complementary switch, increase virtual devices, using the bottom plate sampling technique to improve the accuracy of the sampling circuit switched capacitor.Keywords: switched capacitor, sampling circuit, bottom plate sampling technique一、 引言開關電容電路是指由CMOS開關、電容以及運算放大器構成的模擬電路1，電路時間常數(shù)的精度（電路時間常數(shù)的精度

5、等于電容和電阻的精度之和）決定了一個模擬信號處理電路的時間精度。因為標準集成電路工藝所提供的電阻具有較大的絕對容差，限制了在大多數(shù)模擬數(shù)據(jù)處理電路中的應用，與集成電阻相比，在標準CMOS工藝中電容具有相對較高的精度，采用由開關電容構成的模擬數(shù)據(jù)采樣技術具有很高的信號處理精度且與電容比值的精度成比例。二、 采樣電路的設計如圖（1）所示為由一個MOS開關和電容構成的最基本的采樣電路。圖(1) 采用MOS管作開關的采樣電路之所以采用MOS器件作控制開關，只是因為：（1）當線路中通過的電流為零時，MOS管可以是導通的；（2）柵極電壓的變化不會引起源、漏極電壓的變化，而對于雙極型晶體管必須采用復雜的電路

6、結構才能實現(xiàn)。對于NMOS管作開關的電路，當信號CLK輸入高電平時，Vout=Vin,當CLK輸入低電平是，輸出保持采樣電容CH上的瞬時值，進而實現(xiàn)采樣保持的功能。當NMOS管導通時，NMOS管等效于一個電阻，器等效電阻大小如公式（1）所示，式中VDD表示信號CLK的高電平。當輸出接近VDD-VTH時，NMOS管的過驅動電壓近似為零，導致采樣電容CH的充電電流小到可以忽略不計，為了保證NMOS開關作為導通電阻能準確傳輸信號Vin，限制了Vin的最高輸入電壓為VDD-VTH，對于PMOS管作開關器工作原理類似，且其導通電阻在輸入和輸出電壓降為PMOS管閾值電壓絕對值時會快速上升，限制了PMOS開

7、關的應用。 (1)控制開關導通電阻的存在限制了采樣電路的速度，采樣電路的速度可以定義為控制開關導通后，輸出電壓從零電位上升到最大輸入電壓所需的時間，通過上述采樣電路的結構分析以及公式（1）可知采樣電路的速度主要由兩個要素確定：采樣電容CH的電容大小以及控制開關導通時的導通電阻。所以為了得到較高的采樣速度，需要采用大寬長比WL的MOS管和容值較小的采樣電容。對于NMOS管在導通時，在輸入較小的電壓是，導通電阻相對減小，相反，采用PMOS管，在輸入較大的正電壓時，導通電阻相對較小，即：NMOS管能夠在兩個端點之間很好地傳輸?shù)碗妷?，PMOS管能夠在兩個端點之間很好地傳輸高電壓，為了保證采樣電路工作在

8、最大電壓擺幅下，采用圖（2）所示的互補開關是可行的，其中CLK和CLK為時序狀態(tài)相反的互補時鐘信號。圖(2) 采用互補開關的采樣電路當時，互補開關的導通電阻Ron為： (2)由公式（2）可知，通過控制NMOS和PMOS管的寬長比可以消除輸入電壓對導通電阻Ron的影響，且與采用一個MOS管的開關電路相比，互補開關導通電阻的變化率更小，增強了輸出信號“跟隨”輸入信號的可靠性。因為加速度傳感器所針對的目標具有高速機動的特點，要求積分采樣電路具有較高的采樣頻率，需要設計相應的數(shù)字電路來產(chǎn)生高速精度的開關控制時序。同時為了保證采樣值的可靠性，避免因互補開關未同步開端引起的信號失真，需設計相應的電路模塊來

9、保證互補時鐘CLK和CLK時序的一致性。如圖（3）所示為由反相器和傳輸門構成的互補時鐘產(chǎn)生電路，其中傳輸門TG1用于抵消由反相器inv2產(chǎn)生的延時，反相器inv1和inv2兼具信號“整形”和提高驅動能力的功能。圖(3) 互補時鐘產(chǎn)生電路三、 采樣電路精度分析通過上一小節(jié)的分析可知，為了保證采樣電路的速度需要采用較小寬長比WL的采樣開關或者較小的采樣電容CH,但是由于MOS開關在開斷的整個過程中存在著“溝道電荷注入”、“時鐘饋通”以及KT/C噪聲三種主要不利機制，帶來了額外的電壓誤差，嚴重限制了采樣電路的精度，采用上述提高采樣電路速度的方法勢必降低采樣電路的精度。所以理論分析現(xiàn)在采樣電路精度的因

10、素，綜合考慮現(xiàn)在采樣電路速度與精度的問題對于優(yōu)化電路性能尤為重要。如圖（4）所示，以NMOS管為例，當信號CLK為高電平時，NMOS管導通，在器件柵極和源極之間的柵氧化層下形成了載流子溝道，考慮VinVout的情況，在導通溝道中載流子的電荷量為： (3)圖(4) 采樣開關關斷后的電荷注入效應當信號CLK跳變?yōu)榈碗娖胶?，NMOS管導通截止，開關關斷，溝道電荷Q分別通過漏極和源極向兩端相連的電路傳輸，該現(xiàn)象被稱為“溝道電荷注入”2。由圖（4）可知，通過漏極的電荷流向了信號輸入端，對輸出未造成影響，但是通過源極的電荷累積到了采樣電容CH上，導致采樣電容上的電壓增加，給輸出結果帶來了一定的誤差。溝道電

11、荷向兩端輸送的電荷比例有著復雜的函數(shù)關系，并與源端和漏端的相對電阻大小有關3，考慮最惡劣的情況，假設溝道電荷Q全部累積到了采樣電容CH上，由此產(chǎn)生的誤差可記為： (4)則通過采樣電容輸出的電壓為： (5)將式（5）分解后可得： (6)考慮NMOS管體效應時，NMOS管的閾值電壓VTH不能認為是常數(shù)，而是與襯底電壓程非線性函數(shù)，所以通過公式（6）可知“溝道電荷注入”下你現(xiàn)象對輸出信號帶來的誤差主要為：（1）由1+WLCox/CH帶來的增益誤差；（2）由-WLVDD/CH帶來的直流失調（直流失調是指固定的電壓偏移）；（3）由WLCoxVTHCH帶來的非線性誤差。其中增益誤差1+WLCox/CH和直

12、流失調-WLVDD/CH在實際應用中可以通過調節(jié)器件寬長比或電容大小來修正，而由體效應引起的非線性誤差卻無法忽略。如圖（5）所示，根據(jù)MOS掛的結構特點，在MOS管的柵源兩極或者柵漏兩極之間存在交疊電容Cgs、Cgd，交疊電容的存在限制了采樣電路的精度。圖(5) 柵源和柵漏交疊電容Cgs、Cgd帶來的時鐘饋通效應因為在控制開關開斷的過程中，時鐘跳變會通過交疊電容Cgs、Cgd耦合到采樣電容CH上引起輸出信號的電壓誤差，該現(xiàn)象被稱為“時鐘饋通”。假設交疊電容Cgs、Cgd固定不變且大小相等，記單位寬度的交疊電容為COV,時鐘信號CLK電壓為VCLK，則由時鐘跳變引起的電壓誤差為： (7)由公式（

13、7）可知時鐘饋通帶來的輸出電壓誤差主要由MOS管的交疊電容Cgs、Cgd決定，而與輸入信號Vin無關。如圖（6）所示，由于MOS管導通電阻Ron的存在采樣電路中引入了電阻熱噪聲。 (a) (b)圖(6) 采樣電路中熱噪聲來源（a）開關導通時；（b）開關關斷時當MOS管導通截止時，由熱噪聲帶來的電壓波動Vn隨同輸入信號Vin一起保存在電容CH上，給輸出信號帶來了一定的誤差。根據(jù)電阻熱噪聲的理論分析，采樣電路中的熱噪聲可以通過均方根值電壓KT/CH來模擬3，可見為了實現(xiàn)低噪聲應用，要求采樣電容CH足夠大，但這樣將會增加電路負載且降低了采樣速度。四、 采樣電路精度的提高措施通過上一小節(jié)的理論分析可知

14、：根據(jù)限制采樣電路精度的三種主要不利機制，發(fā)現(xiàn)要提高采樣電路的精度必然導致采樣電路采樣速度的下降，在實際應用中必須折衷考慮采樣電路的速度和精度。為了更進一步的曹正采樣電路的性能，通過控制MOS管的寬長比W/L和采樣電容CH的大小只能實現(xiàn)采樣電路速度與精度的折衷。為了在保障采樣電路速度的前提下提高采樣電路的精度，本文通過采用互補MOS管作為控制開關、在版圖設計中增加虛擬開關進一步抑制了MOS管的“溝道電荷注入”和“時鐘饋通”現(xiàn)象，同時通過“下極板采樣”技術提高了采樣電路的精度。針對圖（2）所示的互補開關，假設時鐘跳變引起互補開關關斷，NMOS管M1向輸出端注入的電荷量為q1，PMOS管M2向輸出

15、端注入的電荷量為q2，由于q1和q2極性相反，要求兩部分電荷量能相互抵消時，由公式（3）可知需滿足： (8)分析公式（8）可知，電荷量的抵消近限于一種輸入電平Vin，對比公式（7），由于MOS管M1和M2的柵源、柵漏兩極之間的交疊電容不一致，采用該電路只能消除部分有“時鐘饋通”引起的電壓誤差。在讀出電路最終的版圖設計中，對于易受到噪聲影響的敏感信號電路單元，常常在相應位置添加虛擬器件來保證關鍵器件工藝環(huán)境的一致性以及噪聲的消除。如圖（7），在采樣電路中增加了一個有互補時鐘CLK驅動的虛擬開關M2，當采樣開關M1關斷時，虛擬開關M2導通，由采樣開關M1關斷時累積到采樣電容CH上的電荷就被虛擬開關

16、M2吸收來建立自己的溝道。圖(7) 增加虛擬開關來提高電路精度由公式（3）可知，當采樣開關M1有一半溝道電荷注入但采樣電容CH上時，電荷量為： (9)虛擬開關M2建立溝道所需要的溝道電荷量為： (10)當W1=2W2，L1=L2時，q1=q2，由器件M1注入的溝道電荷可以被器件M2完全吸收。但由于器件M1向源、漏兩極注入溝道電荷比例的不確定性，采用該寬長比的器件M2只能消除部分溝道電荷，始終會給輸出端帶來電壓誤差?？紤]器件M1和M2柵源、柵漏兩極之間的交疊電容，其交疊電容與采樣電容的等效電路如圖（8）所示，當采用數(shù)據(jù)W1=2W2，L1=L2時，由公式（7）有 (11)有上式可知，當MOS起價的

17、長和寬采用數(shù)據(jù)：W1=2W2，L1=L2時，榮國交疊電容帶來的電壓誤差被互相抵消了，輸出結果將不再受到時鐘跳變的影響，進而完全抑制了“時鐘饋通”效應。圖(8) 器件M1和M2交疊電容等效電路如圖（9）所示，在標準集成電路工藝中，一重摻雜的n+區(qū)的作為電容器的下極板，一多晶硅層作為電容器的上極板，并在兩極板之間生成薄的二氧化硅層作為電容器的電介質。采用該結構，上下極板與P型襯底之間必然存在寄生電容，其中尤其以下極板與P型襯底之間形成的寄生電容Cp最為顯著。(a) (b)圖(9) 多晶硅-擴散層電容結構(a)電容結構；(b)包含寄生電容Cp的等效電路針對讀出電路，當電容C1、C2的下極板與運放op

18、amp3的負向端相連時，必然增加運放opamp3負向端對地的寄生電容，而采用圖（10）所示的連接方式，將電容的下極板連接至運放opamp3的輸出端，上極板連接至運放opamp3的負向端，可以避免電容器寄生電容Cp對運放輸入端的干擾，這種方法稱為“下極板采樣”技術3，同時采用“下極板采樣”技術還可以避免在運放輸入端引入襯底噪聲，提法哦了讀出電路的精度。圖(10) “下極板采樣”技術中運放與電容的連接綜上所述，采用開關電容采樣電路可以保證讀出0電路具有良好的電壓線性度、良好的溫度特性、高精度的時間常數(shù)3，但由于采用了“互補”MOS管作為控制開關，需要設計相應的數(shù)字電路產(chǎn)生控制時序，且要求加速度傳感器的輸出限號帶寬不能超過控制時序的頻率。讀出電路中存在限制電路精度的“溝道電荷注入”與“時鐘饋通”現(xiàn)象，本文將設計相應的電路單元來抑制由此帶來的電壓誤差，同時通過控制器件的寬長比與采樣電容的大小來折衷考慮電路的速度與精度。五、 參考文獻1.A. Fettweis. Realization of General Network