電子設(shè)計(jì)自動化技術(shù)課件答案

1、弟一早1-1 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系？ P34答:利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn);FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。 FPGA和CPLD通常 也被稱為可編程專用IC,或可編程 ASIC FPGA和CPLD的應(yīng)用是EDA技術(shù) 有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC （片上系統(tǒng)）和ASIC設(shè)計(jì)，以及對自動設(shè) 計(jì)與自動實(shí)現(xiàn)最典型的詮釋。1-2與軟件描述語言相比，VHDL有什么特點(diǎn)？ P6答：編譯器將軟件程序翻譯成基于某種特定 CPU的機(jī)器代碼，這種代碼僅限于 這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變C

2、PU的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足 VHDL設(shè)計(jì)程序功能描述的電路 結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨(dú)立性。綜合器在將VHDL（硬件描述語言）表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動 性和創(chuàng)造性,它不是機(jī)械的一一對應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫、工藝庫以 及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。1-3什么是綜合？有哪些類型 深合在電子設(shè)計(jì)自動化中的地位是什么？ P5什么是綜合？答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層 次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層

3、次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。有哪些類型？答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransport Level RTL),即從行為域到 結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示, 即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的 配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動化中的地位是什么 ？答：是核心地位(見圖1-3) o綜合器 具有更復(fù)雜的工作環(huán)境，綜合器在接受 VHDL程序并準(zhǔn)備對其綜合前，必須獲 得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬

4、件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約 束條件信息;根據(jù)工藝庫和約束條件信息，將 VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相 關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么？ P710答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法,就是在整個設(shè)計(jì)流程中各設(shè)計(jì) 環(huán)節(jié)逐步求精的過程。1-5 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？ P1112答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了 可靠的保證。第二章2-1敘述EDA的FPGA/CPLD 設(shè)計(jì)流程。 P1316答：1.設(shè)計(jì)輸入（原理圖/HDL文本編輯）；2.綜合；3.適配；4.時序仿真與功能仿M; 5編

5、程下載;6.硬件測試。2-2 IP是什么？IP與EDA技術(shù)的關(guān)系是什么？ P2426IP是什么？答：巴是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊， 用于ASIC或FPGA/CPLD中 的預(yù)先設(shè)計(jì)好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么？答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位； 與EDA技術(shù)的關(guān)系分有軟IP、與IP、硬IP:軟IP是用VHDL等硬件描述語言 描述的功能塊,并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的 設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。硬 IP提供設(shè)計(jì)的最終階段產(chǎn)品： 掩模。2-3敘述ASIC的設(shè)

6、計(jì)方法。P1819答：ASIC設(shè)計(jì)方法，按版圖結(jié)構(gòu)及制造方法分有半定制（Semi-custom和全定制 （Full-custom）M種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級的,手工設(shè)計(jì)版圖的制造方法。半定制法是一種約束性設(shè)計(jì)方式,約束的目的是簡化設(shè)計(jì),縮短設(shè)計(jì)周期，降低 設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列 法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。2-4 FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途？ P16,18答：FPGA/CPLD在ASIC設(shè)計(jì)中,屬于可編程 ASIC的邏輯器件;使設(shè)計(jì)效率 大為提高，上市的時間大為縮短。2-5簡述在基于FPGA/CPLD的ED

7、A設(shè)計(jì)流程中所涉及的EDA工具，及其在 整個流程中的作用。P1923答：基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具有:設(shè)計(jì)輸入編 皿（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方 式、波形輸入方式以及 HDL的文本輸入方式。）;HDL綜合器（作用：HDL 綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器 件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件 等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）;仿真器（作用:行為模型的表達(dá)、電子系統(tǒng)的建模、 邏輯電路的驗(yàn)證及門級系統(tǒng)的測試）；適配器（作用:完成目標(biāo)系統(tǒng)在器件上的 布局和布線）;下載

8、器（作用:把設(shè)計(jì)結(jié)果信息下載到對應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬 件設(shè)計(jì)）。第三章3-1 OLMC （輸出邏輯宏單元）有何功能 砒明GAL是怎樣實(shí)現(xiàn)可編程組合電路 與時序電路的。 P3436OLMC有何功能？答:OLMC單元設(shè)有多種組態(tài),可配置成專用組合輸出、專用 輸入、組合輸出雙向 口、寄存器輸出、寄存器輸出雙向 口等。說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時序電路的 ？答：GAL （通用陣列邏輯 器件）是通過對其中的OLMC （輸出邏輯宏單元）的編程和三種模式配置（寄存 器模式、復(fù)合模式、簡單模式），實(shí)現(xiàn)組合電路與時序電路設(shè)計(jì)的。3-2什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？ P3334, 40答：GAL、C

9、PLD之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu);即包含有可編程與陣列和固定的或陣列的PAL （可編程陣列邏輯）器件構(gòu)成。3-3什么是基于查找表的可編程邏輯結(jié)構(gòu)？ P4041答：FPGA （現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。3-4 FPGA系列器件中的LAB有何作用？ P4345答：FPGA （Cyclone/Cyclone II）系列器件主要由邏輯陣列塊 LAB、嵌入式存儲器塊（EAB）、I/O單元、嵌入式硬件乘法器和 PLL等模塊構(gòu)成;其中LAB （邏 輯陣列塊）由一系列相鄰的LE （邏輯單元）構(gòu)成的;FPGA可編程資源主要來 自邏輯陣列塊LAB。3-5與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)

10、有何優(yōu)點(diǎn) ？ P4750答:使用BST （邊界掃描測試）規(guī)范測試,不必使用物理探針，可在器件正常工 作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試 法來無法對IC內(nèi)部節(jié)點(diǎn)無法測試的難題。3-6解釋編程與配置這兩個概念。P58編輯版word答:編程：基于電可擦除存儲單元的 EEPROM或Flash技術(shù)。CPLD 一股使用此 技術(shù)進(jìn)行編程。CPLD被編程后改變了電可擦除存儲單元中的信息，掉電后可保 在。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會因掉電而丟失，但編程次數(shù)有限, 編程的速度不快。配置：基于SRAM查找表的編程單元。編程信息是保存在 SRAM中白1 SRAM在 掉電后

11、編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分FPGA采用該種編程工藝。該類器件的編程一般稱為配置。對于 SRAM型FPGA 來說，配置次數(shù)無限,且速度快；在加電時可隨時更改邏輯；下載信息的保密性 也不如電可擦除的編程。3-7請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD;將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD 器什歸類為FPGA,那么，APEX系列屬于什么類型PLD器件？ MAX II系列又 屬于什么類型的PLD器件？為什么？ P5456答：APEX(Advanced Logic Element Matrix系列屬于

12、FPGA 類型 PLD 器件；編程 信息存于SRAM中。MAX II系列屬于CPLD類型的PLD器件;編程信息存于 EEPROM 中。第四章4-1:畫出與下例實(shí)體描述對應(yīng)的原理圖符號元件：PORT (input : IN STD_LOGIC ; - 輸入端enable : IN STD_LOGIC ; - 使能端output : OUT STD_LOGIC ) ; - 輸出端END buf3x ;ENTITY mux21 IS -實(shí)體2： 2選 1 多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);4-1.答案4-2

13、. 圖 3-30所示的是4選 1 多路選擇器，試分別用IF_THEN 語句和 CASE 語句的表達(dá)方式寫出此電路的VHDL程序。選擇控制的信號si和s0的數(shù)據(jù)類型為 STD_LOGIC_VECTOR ;當(dāng) s1='0', s0='0' s1='0', s0='1' s1='1', s0='0'和 s1='1', s0=1分別執(zhí)行 yv=a、y<=b、yv=c、y<=d。4-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTIT

14、Y MUX41 IS編輯版 wordPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); - 輸入選擇信號a,b,c,d:IN STD_LOGIC; -輸入信號y:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y<=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="

15、;11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); - 輸入選擇信號a,b,c,d:IN STD_LOGIC; -輸入信號y:OUT STD_LOGIC);-輸出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “ 00” =&

16、gt; y<=a;WHEN “ 01 ” => y<=b;WHEN10=> y<=c;WHEN “ 11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;4-3. 圖 3-31所示的是雙2選 1 多路選擇器構(gòu)成的電路MUXK ， 對于其中MUX21A，當(dāng)s='0'和'1'時，分別有y<='a'和y<='b'。試在一個結(jié)構(gòu)體中用兩個進(jìn)程來表達(dá)此電路，每個進(jìn)程中用CASE 語句描述一個2 選 1 多路選擇器MU

17、X21A。4-3.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -輸入信號s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0= ” 0” THEN tmp<=a2;ELSE tmp<=a3;END

18、IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= ” 0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下圖是一個含有上升沿觸發(fā)的D 觸發(fā)器的時序電路，試寫出此電路的VHDL設(shè)計(jì)文件。4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT（CL:IN STD_LOGIC; - 輸入選擇信號CLK0:IN STD_LOGIC; - 輸入信號OUT1:OU

19、T STD_LOGIC）;- 輸出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENT AND CLK= 1THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.給出1 位全減器的VHDL 描述。要求：suber(1) 首先設(shè)計(jì)1 位半減器

20、，然后用例化語句將它們連接起來，圖3-32中 h是半減器，diff是輸出差，s_out是借位輸出，sub_in是借位輸入。(2) 以 1 位全減器為基本硬件，構(gòu)成串行借位的8 位減法器，要求用例化語句來 完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是x - y - sun_in = diffr)4-5.答案底層文件1： or2a.VHD 實(shí)現(xiàn)或門操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTIT

21、Y or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底層文件2: h_subber.VHD實(shí)現(xiàn)一位半減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xy

22、z: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0's_out<='0'WHEN "01" => diff<='1's_out<='1'WHEN "10" => diff<='1's_out<='0'WHEN "11&

23、quot; => diff<='0's_out<='0'WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;頂層文件：f_subber.VHD 實(shí)現(xiàn)一位全減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTI

24、TY f_subber;ARCHITECTURE ONE OF fsubber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORT MA

25、P(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根據(jù)下圖，寫出頂層文件MX3256.VHD 的 VHDL 設(shè)計(jì)文件。4-6.答案MAX3256 頂層文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,IN

26、B,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 - 調(diào)用 LK35 聲明語句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D - 調(diào)用 D 觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END

27、COMPONENT;COMPONENT MUX21- 調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INCK, Q1=>AA,Q2=>BB);u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);u3: LK35 PORT MAP (A1=>BB,A

28、2=>CC,CLK=INCK, Q1=>DD,Q2=>OUT1)；u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);END ARCHITECTURE ONE;設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的16 位二進(jìn)制加減可控計(jì)數(shù)器。4-7.答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER

29、 INTEGER RANCE 65535 DOWNTO 0;COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);BEGINIF RST='1' THEN -計(jì)數(shù)器異步復(fù)位QI:=(OTHERS=>'0');ELSIF SET= 1 THEN-計(jì)數(shù)器一步置位QI:=SETDATA;ELSIF CLK'

30、EVENT AND CLK='1' THEN - 檢測時鐘上升沿IF EN= ' 1' THEN -檢測是否允許計(jì)數(shù)IF CHOOSE= 1 THEN -選擇加法計(jì)數(shù)QI:=QI+1; - 計(jì)數(shù)器加一ELSE QI=QI-1; -計(jì)數(shù)器加一編輯版 wordEND IF;END IF;END IF;COUT<=QI;-將計(jì)數(shù)值向端口輸出END PROCESS;END ONE;第五章5-1歸納利用Quartus II進(jìn)行VHDL文本輸入設(shè)計(jì)的流程:從文件輸入一直到 SignalTap II測試。P95P115答：1建立工作庫文件夾和編輯設(shè)計(jì)文件；2創(chuàng)建工程;3

31、編譯前設(shè)置;4全程 編譯;5時序仿真;6引腳鎖定;7配置文件下載;8打開SignalTap II編輯窗 口； 9 調(diào)入 SignalTap II 的待測信號;10 SignalTap II參數(shù)設(shè)置;11 SignalTap II參 數(shù)設(shè)置文件存盤；12帶有SignalTap II測試信息的編譯下載；13啟動SignalTap II 進(jìn)行采樣與分析；14 SignalTap II的其他設(shè)置和控制方法。5.65.75.85.95.105.125.135.14第六章6-1什么是固有延時？十么是慣性延時？P150151答：固有延時（Inertial Delay也稱為慣性延時,固有延時的主要物理機(jī)制是分

32、布電 容效應(yīng)。6-2 是什么？在VHDL中，6有什么用處？P1522是什么?答：在VHDL仿真和綜合器中，默認(rèn)的固有延時量（它在數(shù)學(xué)上是一個無窮小量），被稱為 6延時。在VHDL中，6有什么用處裕：在VHDL信號賦值中未給出固有延時情況下,VHDL仿真器和綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量6;使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。6-4說明信號和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。P128P129答：變量：變量是一個局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶 出對它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸， 是立即發(fā)生的，不存在

33、任何延時行為。變量的主要作用是在進(jìn)程中作為臨時的數(shù)據(jù)存儲單元。信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象， 其性質(zhì)類似于連接線;可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。 信號不但可以容納當(dāng)前值，也可以保持 歷史值;與觸發(fā)器的記憶功能有很好的對應(yīng)關(guān)系。6-5在VHDL設(shè)計(jì)中，給時在電路清零(復(fù)位)有兩種力方法,它們是什么？解：設(shè)Q定義成信號，一種方法： Q<= "000 000 '共中" 000000”反映出信號Q的位寬度。第二種方法： Q<=(OTHERS=> ' 0');其中OTHERS=>，0，不需要給出信號 Q的位寬度

34、,即可對 Q清零。6-6哪一種復(fù)位方法必須將復(fù)位信號放在敏感信號表中 ？合出這兩種電路的VHDL描述。解：邊沿觸發(fā)復(fù)位信號要將復(fù)位信號放在進(jìn)程的敏感信號表中。(1)邊沿觸發(fā)復(fù)位信號ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RST ' EVENT AND RST= ' 1' THENQQ<=(Others=> '0');END IF;END PROCESS;Q1<=QQ;END;(2)電平觸發(fā)復(fù)位信號ARCHITECTURE bhv 0F

35、 DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RST= ' 1' THENQQ<=(Ot hers=> '0');END IF;END PROCESS;Q1<=QQ;END;6-7什么是重載函數(shù)？載算符有何用處 及口何調(diào)用重載算符函數(shù)？答：(1)什么是重載函數(shù)？根據(jù)操作對象變換處理功能。(2)重載算符有何用處？用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。(3)如何調(diào)用重載算符函數(shù) 冰用隱式方式調(diào)用，無需事先聲明。6-8判斷下面三個程序中是否有錯誤，若有則指出錯誤所

36、在，并給出完整程序。程序1:Signal A,EN : std_logic;編輯版wordProcess(A, EN)Variable B: std_log ic;Beginif EN=l then B<=A; end if;-將 “ B<=A” 改成 " B:=Aend process;程序 2:Architecture one of sample isvariable a， b， c:integer;beginc<=a+b; -將“c<=a+b ”改成“c:=a+b ”end;程序 3:library ieee;use ieee.std_logic_116

37、4.all;entity mux21 isPORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;)#-“ ；) ” 改成“)”end sam2;的 “ sam2” 改成 “ entity mux21 ”architecture one of mux2l isbegin-增力口 “ process(a,b,sel) begin ”if sel= '0' then c:=a; else c:=b; end if;應(yīng)改成 “ if sel= '(then c<=a; else c<=b; endif; ”-

38、增力口 “ end process; "end two; -# “ two ” 改成 “ architecture one ”7-2 LPM ROM、LPM RAM、LPM FIFO 等模塊與 FPGA 中嵌入的 EAB、ESB、M4K有怎樣的聯(lián)系?答：ACEXlK系列為EAB ; APEX20K系列為ESB; Cyclone系歹卜為 M4K第八章8-1仿照例8-1,將例8-4單進(jìn)程用兩個進(jìn)程，即一個時序進(jìn)程，一個組合進(jìn)程表達(dá)出來。-解：【例8-4】的改寫如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISPORT(

39、DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST,N_ST: ST_TYPE;BEGINREG: PROCESS(CLK,RST)BEGINIF RST='1' THEN C_ST<=ST0; - Q<="0000"編輯版

40、wordELSIF CLK'EVENT AND CLK='1' THENC_ST<=N_ST;END IF;END PROCESS REG;COM: PROCESS(C_ST,DATAIN)BEGINCASE C_ST ISWHEN ST0=> IF DATAIN="10" THEN N_ST<=ST1;ELSE N_ST<=ST0; END IF;Q<="1001"WHEN ST1=> IF DATAIN="11" THEN N_ST<=ST2;ELSE N_ST&l

41、t;=ST1 ;END IF;Q<="0101"WHEN ST2=> IF DATAIN="01" THEN N_ST<=ST3;ELSE N_ST<=ST0 ;END IF;Q<="1100"WHEN ST3=> IF DATAIN="00" THEN N_ST<=ST4;ELSE N_ST<=ST2; END IF;Q<="0010"WHEN ST4=>IF DATAIN="11" THEN N_ST<=S

42、T0;ELSE N_ST<=ST3 ;END IF;Q<="1001" ;WHEN OTHERS=> N_ST<=ST0;END CASE;END PROCESS COM;END behav;8-2為確保例8-5 （2進(jìn)程Mealy型狀態(tài)機(jī)）的狀態(tài)機(jī)輸出信號沒有毛刺，試用例8-4的方式構(gòu)成一個單進(jìn)程狀態(tài)，使輸出信號得到可靠鎖存，在相同輸入信號條件下，給出兩程序的仿真波形。-解：【例8-5】改寫如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESE

43、T: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX: states;BEGINPROCESS(CLK,RESET) -單一進(jìn)程-BEGINIF RESET='1' THEN STX<=ST0;ELSIF CLK'EVENT AND CLK='1' THENCASE STX ISWHEN st0=> IF DATAIN

44、='1' THEN STX<=st1; END IF;IF DATAIN='1' THEN Q<="10000"ELSE Q<="01010" ; END IF;WHEN st1=> IF DATAIN='0' THEN STX<=st2; END IF;IF DATAIN='0' THEN Q<="10111"ELSE Q<="10100" ; END IF;WHEN st2=> IF DATAIN=&

45、#39;1' THEN STX<=st3; END IF;IF DATAIN='1' THEN Q<="10101"ELSE Q<="10011" ; END IF;WHEN st3=> IF DATAIN='0' THEN STX<=st4; END IF;IF DATAIN='0' THEN Q<="11011"ELSE Q<="01001" END IF ;WHEN st4=> IF DATAIN='

46、;1' THEN STX<=st0; END IF;IF DATAIN='1' THEN Q<="11101"ELSE Q<="01101" END IF;WHEN OTHERS=> STX<=st0; Q<="00000"END CASE;END IF;END PROCESS;END behav;圖 8-6 控制ADC0809 采樣狀態(tài)圖-【例8-2根據(jù)圖8-6狀態(tài)圖，采用Moore型狀態(tài)機(jī)，設(shè)計(jì)ADC0809采樣控制 器。LIBRARY IEEE;USE IEEE.STD

47、_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); - 來自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK: IN STD_LOGIC; - 狀態(tài)機(jī)工作時鐘EOC: IN STD_LOGIC; - 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE:OUT STD_LOGIC; -8 個模擬信號通道地址鎖存信號START:OUT STD_LOGIC; -轉(zhuǎn)換開始信號OE:OUT STD_LOGIC; - 數(shù)據(jù)輸出三態(tài)控制信號ADDA:OUT STD_LOGIC; - 信號通道最低位控制信號LOCK0:OUT STD_LOGIC;

48、 - 觀察數(shù)據(jù)鎖存時鐘Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位數(shù)據(jù)輸出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4)定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;- 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號BEGINADDA<='1'-當(dāng)ADDA<

49、='0',模擬信號進(jìn)入通道IN0 ;當(dāng)ADDA<='1',則進(jìn)入通道 INIQ<=REGL;LOCK0<=LOCK;COM: PROCESS(current_state,EOC) BEGIN -規(guī)定各狀態(tài)轉(zhuǎn)換方式-CASE currentstate IS編輯版 wordWHEN st0=> ALE<='0'START<='0'LOCK<='0'OE<='0'next_state<=st1; -080剛始化WHEN st1=> ALE<

50、='1'START<='1'LOCK<='0'OE<='0'next_state<=st2 ;-啟動采樣WHEN st2=> ALE<='0'START<='0'LOCK<='0' OE<='0'IF(EOC='1') THEN next_state<=st3;-EOC=1 表明轉(zhuǎn)換結(jié)束ELSE next_state<=st2; END IF;-轉(zhuǎn)換未結(jié)束，繼續(xù)等待WHEN st3=&g

51、t; ALE<='0'START<='0'LOCK<='0'OE<='1'next_state<=st4;-開啟OE ,輸出轉(zhuǎn)換好的數(shù)據(jù)WHEN st4=> ALE<='0'START<='0'LOCK<='1'OE<='1'next_state<=st0;WHEN OTHERS=>next_state<=st0;END CASE;END PROCESS COM;REG:PROCESS(CL

52、K)BEGINIF(CLK'EVENT AND CLK='1') THEN current_state<=next_state; END IF;END PROCESS REG;-由信號current_state等當(dāng)前狀態(tài)值帶出此進(jìn)程： REGLATCH1: PROCESS（LOCK） -此進(jìn)程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIF LOCK='1' AND LOCK'EVENT THEN REGL<=D; END IF;END PROCESS LATCH1;END behav;8-5在不改變原代碼功能的條件下用兩

53、種方法改寫例8-2，使其輸出的控制信號（ALE、START、OE、LOCK）沒有毛刺。方法1:將輸出信號鎖存后輸出；方法2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較這三種狀態(tài)機(jī)的特點(diǎn)。-解："【例8-2】根據(jù)圖8-6狀態(tài)圖，采用Moore型狀態(tài)機(jī)，設(shè)計(jì)ADC0809采樣控制器" 方法1（將輸出控制信號鎖存后輸出）的 VHDL 程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); - 來自 0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK: IN

54、 STD_LOGIC; - 狀態(tài)機(jī)工作時鐘EOC: IN STD_LOGIC; - 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE: OUT STD_LOGIC; -8 個模擬信號通道地址鎖存信號START: OUT STD_LOGIC; -轉(zhuǎn)換開始信號OE: OUT STD_LOGIC; - 數(shù)據(jù)輸出三態(tài)控制信號ADDA: OUT STD_LOGIC; - 信號通道最低位控制信號LOCK0: OUT STD_LOGIC; - 觀察數(shù)據(jù)鎖存時鐘Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位數(shù)據(jù)輸出END ADCINT;ARCHITECTURE behav OF AD

55、CINT ISTYPE states IS(st0,st1,St2,st3,st4)定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;- 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號SIGNAL ALE0: STD_LOGIC; -8 個模擬信號通道地址鎖存信號SIGNAL START0: STD_LOGIC; -轉(zhuǎn)換開始信號SIGNAL OE0: STD_LOGIC; - 數(shù)據(jù)輸出三態(tài)控制信號BEGINADDA<=

56、9;1'-當(dāng)ADDA<='0',模擬信號進(jìn)入通道IN0 ;當(dāng)ADDA<='1',則進(jìn)入通道 INIQ<=REGL; -LOCK0<=LOCK;COM: PROCESS(current_state,EOC,CLK) BEGIN -規(guī)定各狀態(tài)轉(zhuǎn)換方式-CASE current_state ISWHEN st0=> ALE0<='0'START0<='0'LOCK<='0'OE0<='0'next_state<=st1; -0809初始化

57、WHEN st1=> ALE0<='1'START0<='1'LOCK<='0'OE0<='0'next_state<=st2 ;-啟動采樣WHEN st2=> ALE0<='0'START0<='0'LOCK<='0' OE0<='0'IF(EOC='1') THEN next_state<=st3;-EOC=1 表明轉(zhuǎn)換結(jié)束ELSE next_state<=st2; EN

58、D IF; -轉(zhuǎn)換未結(jié)束，繼續(xù)等待WHEN st3=> ALE0<='0'START0<='0'LOCK<='0'OE0<='1'next_state<=st4;-開啟OE ,輸出轉(zhuǎn)換好的數(shù)據(jù)WHEN st4=> ALE0<='0'START0<='0'LOCK<='1'OE0<='1'next_state<=st0;WHEN OTHERS=>next_state<=st0;END CASE;IF CLK'EVENT AND CLK= '1' THENALE<=ALE0;START<=START0;LOCK0<=LOCK;OE<=OE0;- 方法1:信號鎖存后輸出END IF;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1') THEN current_state<=next_