組合邏輯VHDL設計――數據選擇器實驗報告.

1、實驗名稱：組合邏輯VHDL設計一一數據選擇器 班級：09電氣2Z學號: 09312213姓名:錢雷一、4選1數據選擇器的VHDL設計（低電使能端1.實體框圖2.程序設計正確的程序library ieee;use ieee.std_logic_1164.all;en tity mux41a isport(D3,D2,D1,D0,EN:in std_logic;A1,A0:in std_logic;y:out std_logic;end mux41a;architecture aaa of mux41a isbegi ny=D3 whe n A1=0 and A0=0 and EN=0 elseD

2、2 whe n A1=0 and A0=1 and EN=O elseD1 whe n A1=1 and AO=O and EN=O elseDO when A1=1 and A0=1 and EN=Oelse Z;end architecture aaa;3.仿真波形圖Master Time Ba:11,425 n$Pointer:1.01 usInter vdl:998.58 reStart:Val u* at3 ps1.23 us2. 56 us3. 84 usS. 12 hie6- 4 us7S 68 T1- T -Ji11.43 皿11.425 u Ji sB 00 0001X10X

3、11BOis -i-is? IE 0ME 0MuwwwimwimwMwwumMmnmwummmD2E 0jumRrLnjumnRnjrmmuiRRnLnjnjianLnjnjunnjumjwuirLD3E 0rmn rLTLTLn n n rLjrLmLrrLjrLrm rLrEHB 1pII|ppql*II*1Ip|4|p|4|ppi|ppi|iiiiijiiiciijiijiiijiaiiiiiiiiiinnnnnnnnri n nn n nn n n nnn nn n nn n n ririniTiiiiiiiiiiiiiiiiiiiiHiiiiriiiiiiiTiiiiiiiiiiii

4、iyD Lil clb1d clfii iclfii iclfi ii1fi ii1F &iil 1&icl1bid1bid1i iri1i iri14.仿真波形分析D0-D3是數據輸入端，EN為使能端，低電平有效，S(A1和A0是控制輸入端，丫 是數據 輸出端。當A1、A O= 1時，DO數據被選中，輸出Y=DO;當A1、A O= 1O 時,D1數據被選中輸出丫=D1,當A1、A O= O時，D2數據被選中,輸出Y=D2,當A1、A O= O時,D3數據被選中 輸出Y=D3。8選1數據選擇器的VHDL設計(低電使能端1. 實體框圖muxB 1 aAO AlA2DODID2D3DaD506D7

5、EN2. 程序設計正確的程序library ieee;use ieee.std_logic_1164.all;en tity mux81a isport(A0,A1,A2,D0,D1,D2,D3,D4,D5,D6,D7,EN:in stdo gic;y:out std_logic;end mux81a;architecture bbb of mux81a issig nal Q:stdo gic_vector (2 dow nto 0;begi nQv=A2&A1&A0;y1IK1illII11ihi1 Li i i 1iill11 _ i iJ ps 10.24 us 20 6 us 30

6、72 us 40 9,8 us 51.2 us 61 44 71 69 us 01. us11 3 nsLj4. 仿真波形分析D0-D7是數據輸入端，EN為使能端低電平有效，A2,A1,A0是控制輸入端，丫是 數據輸 出端。當A2、A1、A 0= 000, D0數據被選中 輸出Y=D0;當A2、A1、 A 0= 00時，D1數據被選中,輸出Y=D1,當A2、A1、A 0= 01時,D2數據被選中, 輸出丫=D2,當 A2、A1、A 0= 011, D3數據被選中 輸出 Y=D3,當 A2、A1、A 0= 100寸,D4數據被選中，輸出Y=D4,當A2、A1、A 0= 10時,D5數據被選中， 輸出丫=D5,當A2、A1、A 0= 110時，D6數據被選中 輸出Y=D6,當A2、A1、 A 0= 11時：D7數據被選中,輸出Y=D7。std_logic_vector是標準邏輯矢量，定義的是長度大于1的變量，需要確定賦值方 向(n dow nto 0 or (0 dow nto n。std_l