閂鎖效應原理及避免的方法

1、精品文檔Latch up 的定義Latch up最易產生在易受外部干擾的I/O電路處，也偶爾發(fā)生在內部電路Latch up 是指emos晶片中，在電源power VDD和地線GND(VSS之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路,它的存在會使VDD和GND間產生大電流隨著IC制造工藝的發(fā)展，封裝密度和集成度越來越高，產生Latch up的可能性會越來越大Latch up產生的過度電流量可能會使芯片產生永久性的破壞，Latch up的防范是IC Layout的最重要措施之Latch up的原理分析CMOSrNV'j貶寄朱的BJT戰(zhàn)血圖p- epiQlQ1為一垂

2、直式PNPBJT,基極(base)是nwell,基極到集電極(collector)的增益可達數百倍；Q2是一側面式的NPNBJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。以上四元件構成可控硅(SCR電路，當無外界干擾未引起觸發(fā)時，兩個BJT處于截止狀態(tài)，集電極電流是 C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發(fā)而導通，VDD至GND(VSS間形成低抗通路，Latch up由此而產生。產

3、生Latch up的具體原因?芯片一開始工作時VD變化導致nwell和P substrate間寄生電容中產生足夠的電流，當 VDD變化率大到一定地 步，將會引起Latch up。?當I/O的信號變化超出VDD-GNDVSS的范圍時，有大電流在芯片中產生，也會導致SCR的觸發(fā)。?ESD靜電加壓，可能會從保護電路中引入少量帶電載子到well或substrate中，也會引起SCR的觸發(fā)。?當很多的驅動器同時動作，負載過大使 power和gnd突然變化，也有可能打開SCR的個BJT。?Well側面漏電流過大。防止Latch up的方法精品文檔? 在基體( substrate) 上改變金屬的摻雜，降低

4、BJT 的增益? 避免 source 和 drain 的正向偏壓? 增加一個輕摻雜的 layer 在重摻雜的基體上，阻止側面電流從垂直 BJT 到低阻基體上的通路?使用Guard ring: P+ ring 環(huán)繞nmos并接GND N+ ring環(huán)繞pmos并接VDD 方面可以降低 Rwell和Rsub的 阻值，另一方面可阻止栽子到達 BJT的基極。如果可能，可再增加兩圈ring。?Substrate contact 和 well contact 應盡量靠近 source,以降低 Rwell 和 Rsub的阻值。?使nmos盡量靠近GND pmos盡量靠近VDD保持足夠的距離在pmos和nmos之間以降低引發(fā)SCR的可能? 除在 I/O 處需采取防 Latch up 的措施外，凡接 I/O 的內部 mos 也應圈 guard ring 。?I/O 處盡量不使用 pmos(nwell)另外, 對于電源較復雜的版圖 , 例如 LCD driver 等有升壓的電路，在啟動之前，很多的電壓都是不定的，這樣更容易引 起latch up的可能，這時，可以在P、N器件之間，插入更深的wel