實(shí)驗(yàn)六Verilog設(shè)計(jì)分頻器計(jì)數(shù)器電路

1、實(shí)驗(yàn)六Verilog設(shè)計(jì)分頻器/計(jì)數(shù)器電路一、 實(shí)驗(yàn)?zāi)康? 進(jìn)一步掌握最基本時(shí)序電路的實(shí)現(xiàn)方法；2 學(xué)習(xí)分頻器/計(jì)數(shù)器時(shí)序電路程序的編寫方法；3 進(jìn)一步學(xué)習(xí)同步和異步時(shí)序電路程序的編寫方法。二、 實(shí)驗(yàn)內(nèi)容1、用Verilog設(shè)計(jì)一個(gè)10分頻的分頻器，要求輸入為clock（上升沿有效），reset（低電平復(fù)位），輸出clockout為5個(gè)clock周期的低電平，5個(gè)clock周期的高電平），文件命名為fenpinqi10.v。2、用Verilog設(shè)計(jì)一異步清零的十進(jìn)制加法計(jì)數(shù)器，要求輸入為時(shí)鐘端CLK（上升沿）和異步清除端CLR（高電平復(fù)位），輸出為進(jìn)位端C和4位計(jì)數(shù)輸出端Q，文件命名為cout

2、er10.v。    3、用Verilog設(shè)計(jì)8位同步二進(jìn)制加減法計(jì)數(shù)器，輸入為時(shí)鐘端CLK（上升沿有效）和異步清除端CLR（低電平有效），加減控制端UPDOWN，當(dāng)UPDOWN為1時(shí)執(zhí)行加法計(jì)數(shù)，為0時(shí)執(zhí)行減法計(jì)數(shù)；輸出為進(jìn)位端C和8位計(jì)數(shù)輸出端Q，文件命名為couter8.v。4、用VERILOG設(shè)計(jì)一可變模數(shù)計(jì)數(shù)器，設(shè)計(jì)要求：令輸入信號M1和M0控制計(jì)數(shù)模，當(dāng)M1M0=00時(shí)為模18加法計(jì)數(shù)器；M1M0=01時(shí)為模4加法計(jì)數(shù)器；當(dāng)M1M0=10時(shí)為模12加法計(jì)數(shù)器；M1M0=11時(shí)為模6加法計(jì)數(shù)器，輸入clk上升沿有效，文件命名為mcout5.v。5、VerilogH

3、DL設(shè)計(jì)有時(shí)鐘時(shí)能的兩位十進(jìn)制計(jì)數(shù)器，有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器的元件符號如圖所示，CLK是時(shí)鐘輸入端，上升沿有效；ENA是時(shí)鐘使能控制輸入端，高電平有效，當(dāng)ENA=1時(shí)，時(shí)鐘CLK才能輸入；CLR是復(fù)位輸入端，高電平有效，異步清零；Q3.0是計(jì)數(shù)器低4位狀態(tài)輸出端，Q7.0是高4位狀態(tài)輸出端；COUT是進(jìn)位輸出端。  三、 實(shí)驗(yàn)步驟：第一個(gè)實(shí)驗(yàn)：1、打開QuartusII，新建一個(gè)工程f_fenpinq10yjq2、新建一個(gè)Verilog HDL 文件 3、輸入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;

4、output clkout;reg clkout;reg2:0 cnt;always (posedge clk , negedge reset)begin if(!reset) begin clkout<=0;cnt<=0;end else if(cnt=4) begin cnt<=0;clkout<=clkout;end else cnt<=cnt+1;endendmodule4、設(shè)置頂層實(shí)體名(點(diǎn)settings>general >下拉選fenpinqi10)5、編譯6、執(zhí)行file>Create/Update>Create Symbo

5、l Files for Current Flie為VHDI設(shè)計(jì)文件生成原件符號 7、建立波形文件8、導(dǎo)入引腳9、仿真結(jié)果如下： 總結(jié)：仿真結(jié)果與實(shí)驗(yàn)一的題意相符，所以仿真正確。第二個(gè)實(shí)驗(yàn)：1、打開QuartusII，新建一個(gè)工程couter10yjq2、新建一個(gè)Verilog HDL文件輸入文件couter10yjq.v3、輸入程序module couter10 (CLK,CLR,C,Q);input CLK,CLR;output C;output3:0 Q;reg C=0;reg3:0Q=0;always(posedge CLK ) begin if (CLR=1) begin Q

6、<=0;C<=0; end else begin Q<=Q+1; end if(Q=9) begin C<=C;Q<=0; endendendmodule4、設(shè)置頂層文件（點(diǎn)settings>general >下拉選couter10）5、編譯6、執(zhí)行file>Create/Update>Create Symbol Files for Current Flie為VHDI設(shè)計(jì)文件生成原件符號 7、建立波形文件8、導(dǎo)入引腳9、仿真結(jié)果如下：總結(jié)：仿真結(jié)果與題意相符，故仿真正確。第三個(gè)實(shí)驗(yàn)1、打開QuartusII，新建一個(gè)工程couter8yjq

7、2、新建一個(gè)Verilog HDL文件輸入文件couter8yjq.v3、輸入程序module couter8 (CLK,CLR,UPDOWN,C,Q);input CLK,CLR,UPDOWN;output C;output7:0Q;reg C;reg7:0Q;always(posedge CLK)beginif (CLR=0) begin C<=0;Q<=0; endelse if (UPDOWN=1) begin if (Q='b1111111) begin Q<=0;C<=C; end else Q<=Q+1; end else begi

8、n if (Q='b0000000) begin Q<='b1111111;C<=C; end else Q<=Q-1; endend endmodule4、設(shè)置頂層文件（點(diǎn)settings>general >下拉選couter8）5、編譯6、執(zhí)行file>Create/Update>Create Symbol Files for Current Flie為VHDI設(shè)計(jì)文件生成原件符號 7、建立波形文件8、導(dǎo)入引腳9、仿真總結(jié)：仿真結(jié)果與題意相符，故仿真正確。第四個(gè)實(shí)驗(yàn)1、打開QuartusII，新建一個(gè)工程mcout5yjq2、新建一

9、個(gè)Verilog HDL文件輸入文件mcout5yjq.v3、輸入程序module mcout5 (M1,M0,CLK,out,c,CLR);input M1,M0,CLK,CLR;output c;output5:0out;reg c;reg5:0M;reg5:0N;reg5:0out;always(posedge CLK or posedge CLR)begin if (CLR) begin out<=0;N<=0; end else begin N<=M; case(M1,M0) 'b00: M<=18; 'b01: M<=4; &

10、#39;b10: M<=12; 'b11: M<=6; endcase if(N=M) begin if(out=M) begin out<=0;c<=c; end else begin out<=out+1; end end else begin out<=0;c<=0; end endendendmodule4、設(shè)置頂層文件（點(diǎn)settings>general >下拉選mcout5）5、編譯6、執(zhí)行file>Create/Update>Create Symbol Files for Current Flie為VHDI

11、設(shè)計(jì)文件生成原件符號 7、建立波形文件8、導(dǎo)入引腳9、仿真總結(jié)：仿真結(jié)果與題意相符，故仿真正確。第五個(gè)實(shí)驗(yàn)1、打開QuartusII，新建一個(gè)工程counter2_10yjq2、新建一個(gè)Verilog HDL文件輸入文件counter2_10yjq.v3、輸入程序module counter2_10 (clk,clr,ena,cout,ql,qh);input clk,clr,ena;output cout;output3:0 ql,qh;reg3:0qh,ql;reg cout;always (posedge clk or posedge clr)begin if(clr) begin qh<=0; ql<=0; cout<=0; end else if(ena) begin ql<=ql+1; if(ql='b1010) begin ql<=0;qh<=qh+1; if(qh='b1010) begin qh<=0; cout<=cout; end end end