EDA技術(shù)與課程設(shè)計(jì)實(shí)驗(yàn)講義11級(jí)電子2

1、目 錄實(shí)驗(yàn)一 數(shù)據(jù)選擇器設(shè)計(jì)2實(shí)驗(yàn)二 觸發(fā)器的設(shè)計(jì)4實(shí)驗(yàn)三 計(jì)數(shù)器的設(shè)計(jì)6實(shí)驗(yàn)四 數(shù)控分頻器的設(shè)計(jì)9實(shí)驗(yàn)五 數(shù)字秒表的設(shè)計(jì)11實(shí)驗(yàn)六 序列檢測(cè)器設(shè)計(jì)12實(shí)驗(yàn)七 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì)14實(shí)驗(yàn)八 正弦信號(hào)發(fā)生器的設(shè)計(jì)16實(shí)驗(yàn)九 電子搶答器的設(shè)計(jì)18實(shí)驗(yàn)一 數(shù)據(jù)選擇器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜uartus的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。二、實(shí)驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱一臺(tái) 計(jì)算機(jī)一臺(tái)三、實(shí)驗(yàn)內(nèi)容1、首先利用Quartus完成2選1多路選擇器（例1-1）的文本編輯輸入(mux21a.vhd)和仿真測(cè)試

2、等步驟，最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。【例1-1】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ;END IF; END PROCESS;END ARCHITECTURE one ; 2、將2選1多路選擇器看成是一個(gè)元件mux21a，利用元件例化語句描述圖1-

3、1，并將此文件放在同一目錄中。以下是部分參考程序：. COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ；. u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp); u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy); END ARCHITECTURE BHV ;圖1-1 雙2選1多路選擇器按照本章給出的步驟對(duì)上例分別進(jìn)行編譯、綜合、仿真。并對(duì)其仿真波形

4、做出分析說明。3、引腳鎖定以及硬件下載測(cè)試。若選擇目標(biāo)器件是EP1C3，建議選實(shí)驗(yàn)電路模式5（附錄圖7），用鍵1(PIO0，引腳號(hào)為1)控制s0；用鍵2(PIO1，引腳號(hào)為2)控制s1；a3、a2和a1分別接clock5(引腳號(hào)為16)、clock0(引腳號(hào)為93)和clock2(引腳號(hào)為17)；輸出信號(hào)outy仍接揚(yáng)聲器spker(引腳號(hào)為129)。通過短路帽選擇clock0接256Hz信號(hào)，clock5接1024Hz，clock2接8Hz信號(hào)。最后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)（通過選擇鍵1、鍵2，控制s0、s1，可使揚(yáng)聲器輸出不同音調(diào)）。四、實(shí)驗(yàn)報(bào)告1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：程

5、序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì)實(shí)驗(yàn)二 觸發(fā)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜uartus的VHDL文本設(shè)計(jì)過程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和測(cè)試。二、實(shí)驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱一臺(tái) 計(jì)算機(jī)一臺(tái)三、實(shí)驗(yàn)內(nèi)容1、根據(jù)QuartusII的設(shè)計(jì)開發(fā)流程，設(shè)計(jì)觸發(fā)器(例2-1)，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程?！纠?-1】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN ST

6、D_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (CLK,Q1) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ;Q <= Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線-是注釋符號(hào)） END bhv;2、設(shè)計(jì)鎖存器(例2-2)，同樣給

7、出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程?！纠?-2】.PROCESS (CLK，D) BEGIN IF CLK = '1' -電平觸發(fā)型寄存器 THEN Q <= D ; END IF; END PROCESS ;四、實(shí)驗(yàn)報(bào)告1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。如分析比較實(shí)驗(yàn)內(nèi)容1和2的仿真和實(shí)測(cè)結(jié)果，說明這兩種電路的異同點(diǎn)。4、實(shí)驗(yàn)體會(huì)實(shí)驗(yàn)三 計(jì)數(shù)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VHDL的CASE語句應(yīng)用及多層次設(shè)計(jì)方法。二、實(shí)

8、驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱一臺(tái) 計(jì)算機(jī)一臺(tái)三、實(shí)驗(yàn)內(nèi)容7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實(shí)現(xiàn)。例3-1作為7段譯碼器，輸出信號(hào)LED7S的7位分別接如圖2-2數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注

9、意，這里沒有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h，例3-1中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)應(yīng)改為(7 DOWNTO 0) 。1、說明例3-1中各語句的含義，以及該例的整體功能。在QuartusII上對(duì)該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形。提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)，仿真波形示例圖如圖3-1所示。圖3-1 7段譯碼器仿真波形【例3-1】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN ST

10、D_LOGIC_VECTOR(3 DOWNTO 0);圖3-2共陰數(shù)碼管及其電路 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN "0000" => LED7S <= "0111111" ; WHEN "0001" => LED7S <= "0000110" ; WHEN "0010&quo

11、t; => LED7S <= "1011011" ; WHEN "0011" => LED7S <= "1001111" ; WHEN "0100" => LED7S <= "1100110" ; WHEN "0101" => LED7S <= "1101101" ; WHEN "0110" => LED7S <= "1111101" ; WHEN &quo

12、t;0111" => LED7S <= "0000111" ; WHEN "1000" => LED7S <= "1111111" ; WHEN "1001" => LED7S <= "1101111" ; WHEN "1010" => LED7S <= "1110111" ; WHEN "1011" => LED7S <= "1111100" ;

13、 WHEN "1100" => LED7S <= "0111001" ; WHEN "1101" => LED7S <= "1011110" ; WHEN "1110" => LED7S <= "1111001" ; WHEN "1111" => LED7S <= "1110001" ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; E

14、ND ;2、引腳鎖定及硬件測(cè)試。建議選GW48系統(tǒng)的實(shí)驗(yàn)電路模式6（參考附錄圖8），用數(shù)碼8顯示譯碼輸出(PIO46-PIO40)，鍵8、鍵7、鍵6和鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。3、用教材第3章介紹的例化語句，按圖3-3的方式連接成頂層設(shè)計(jì)電路（用VHDL表述），圖中的CNT4B是一個(gè)4位二進(jìn)制加法計(jì)數(shù)器，可以由例3-2修改獲得；模塊DECL7S即為例3-1實(shí)體元件，重復(fù)以上實(shí)驗(yàn)過程。注意圖3-3中的tmp是4位總線，led是7位總線。對(duì)于引腳鎖定和實(shí)驗(yàn)，建議選電路模式6，用數(shù)碼8顯示譯碼輸出，用鍵3作為時(shí)鐘輸入(每按2次鍵為1個(gè)時(shí)鐘脈沖)，或直接接時(shí)鐘信號(hào)clock0?！纠?

15、-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);

16、 BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; -計(jì)數(shù)器異步復(fù)位 ELSIF CLK'EVENT AND CLK='1' THEN -檢測(cè)時(shí)鐘上升沿 IF EN = '1' THEN -檢測(cè)是否允許計(jì)數(shù)（同步使能） IF CQI < 9 THEN CQI := CQI + 1; -允許計(jì)數(shù), 檢測(cè)是否小于9 ELSE CQI := (OTHERS =>'0'); -大于9，計(jì)數(shù)值清零 END IF; END IF; END IF; IF C

17、QI = 9 THEN COUT <= '1' -計(jì)數(shù)大于9，輸出進(jìn)位信號(hào) ELSE COUT <= '0' END IF; CQ <= CQI; -將計(jì)數(shù)值向端口輸出 END PROCESS;END behav;圖3-3 計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖四、實(shí)驗(yàn)報(bào)告1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì) 實(shí)驗(yàn)四 數(shù)控分頻器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)設(shè)備G

18、W48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱一臺(tái) 計(jì)算機(jī)一臺(tái)三、實(shí)驗(yàn)原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可，詳細(xì)設(shè)計(jì)程序如例4-1所示。四、實(shí)驗(yàn)內(nèi)容(1) 分析例4-1中的各語句功能、設(shè)計(jì)原理及邏輯功能，輸入不同的CLK頻率和預(yù)置值D，給出如圖4-1的時(shí)序波形。圖4-1 當(dāng)給出不同輸入值D時(shí)，F(xiàn)OUT輸出不同頻率(CLK周期=50ns) (2) 在實(shí)驗(yàn)系統(tǒng)上硬件驗(yàn)證例4-1的功能。可選實(shí)驗(yàn)電路模式1（參考附錄圖3）；鍵2/鍵1負(fù)責(zé)輸入8位預(yù)置數(shù)

19、D(PIO7-PIO0)；CLK由clock0輸入，頻率選65536Hz或更高(確保分頻后落在音頻范圍)；輸出FOUT接揚(yáng)聲器(SPKER)。編譯下載后進(jìn)行硬件測(cè)試：改變鍵2/鍵1的輸入值，可聽到不同音調(diào)的聲音。(3) 將例4-1擴(kuò)展成16位分頻器，并提出此項(xiàng)設(shè)計(jì)的實(shí)用示例，如PWM的設(shè)計(jì)等。【例4-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO

20、0); FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC;BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; -當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CNT8 FULL <= '1&

21、#39; -同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平 ELSE CNT8 := CNT8 + 1; -否則繼續(xù)作加1計(jì)數(shù) FULL <= '0' -且輸出溢出標(biāo)志信號(hào)FULL為低電平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN CNT2 := NOT CNT2; -如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = '1&

22、#39; THEN FOUT <= '1' ELSE FOUT <= '0' END IF; END IF; END PROCESS P_DIV ;END;五、實(shí)驗(yàn)報(bào)告1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì) 實(shí)驗(yàn)五 數(shù)字秒表的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試；進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)二、實(shí)驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱 一臺(tái) 計(jì)算機(jī) 一臺(tái)三、實(shí)驗(yàn)設(shè)計(jì)要求基本功能：（1）數(shù)字秒表的計(jì)時(shí)范圍是0秒5

23、9分59.99秒，顯示的最長時(shí)間為59分59秒；（2）數(shù)字秒表的計(jì)時(shí)精度是10MS；擴(kuò)展功能：（3）復(fù)位開關(guān)可以在任何情況下使用，即便在計(jì)時(shí)過程中，只要按一下復(fù)位開關(guān)，計(jì)時(shí)器就清零，并做好下次計(jì)時(shí)的準(zhǔn)備；（4）具有啟停開關(guān)，即按一下啟停開關(guān)，啟動(dòng)計(jì)時(shí)器開始計(jì)時(shí)，再按一下啟停開關(guān)則停止計(jì)時(shí)。四 報(bào)告要求1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：系統(tǒng)組成框圖、程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì) 實(shí)驗(yàn)六 序列檢測(cè)器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康挠脿顟B(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。二、實(shí)驗(yàn)設(shè)備GW48系列SOPC

24、/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱 一臺(tái) 計(jì)算機(jī) 一臺(tái)三、實(shí)驗(yàn)原理 序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。例7-1描述的電路完成對(duì)序列數(shù)“11100101”的檢測(cè)，當(dāng)這一串序列數(shù)高位在前(左移)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。四

25、、實(shí)驗(yàn)內(nèi)容 (1) 實(shí)驗(yàn)內(nèi)容1：利用QuartusII對(duì)例6-1進(jìn)行文本編輯輸入、仿真測(cè)試并給出仿真波形，了解控制信號(hào)的時(shí)序，最后進(jìn)行引腳鎖定并完成硬件測(cè)試實(shí)驗(yàn)。建議選擇電路模式No.8（附錄圖10），用鍵7(PIO11)控制復(fù)位信號(hào)CLR；鍵6(PIO9)控制狀態(tài)機(jī)工作時(shí)鐘CLK；待檢測(cè)串行序列數(shù)輸入DIN接PIO10(左移，最高位在前)；指示輸出AB接PIO39PIO36(顯示于數(shù)碼管6)。下載后：按實(shí)驗(yàn)板“系統(tǒng)復(fù)位”鍵；用鍵2和鍵1輸入2位十六進(jìn)制待測(cè)序列數(shù)“11100101”；按鍵7復(fù)位(平時(shí)數(shù)碼6指示顯“B”)；按鍵6(CLK) 8次，這時(shí)若串行輸入的8位二進(jìn)制序列碼(顯示于數(shù)碼2/

26、1和發(fā)光管D8D0)與預(yù)置碼“11100101”相同，則數(shù)碼6應(yīng)從原來的B變成A，表示序列檢測(cè)正確，否則仍為B。(2) 實(shí)驗(yàn)內(nèi)容2：根據(jù)習(xí)題8-3中的要求3提出的設(shè)計(jì)方案，重復(fù)以上實(shí)驗(yàn)內(nèi)容(將8位待檢測(cè)預(yù)置數(shù)由鍵4/鍵3作為外部輸入，從而可隨時(shí)改變檢測(cè)密碼)。【例6-1】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; -串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號(hào) AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -檢測(cè)結(jié)果輸出END SCHK;

27、ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8位待檢測(cè)預(yù)置數(shù)(密碼=E5H)BEGIN D <= "11100101 " ; -8位待檢測(cè)預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = '1' THEN Q <= 0 ; ELSIF CLK'EVENT AND CLK='1' THEN -時(shí)鐘到來時(shí)，判斷并處理當(dāng)前輸入的位 CA

28、SE Q IS WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ; WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ; WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ; WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ; WHEN 4=> IF D

29、IN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ; WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ; WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ; WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ; WHEN OTHERS => Q <= 0 ; END CASE ;

30、 END IF ; END PROCESS ; PROCESS( Q ) -檢測(cè)結(jié)果判斷輸出 BEGIN IF Q = 8 THEN AB <= "1010" ; -序列數(shù)檢測(cè)正確，輸出 “A” ELSE AB <= "1011" ; -序列數(shù)檢測(cè)錯(cuò)誤，輸出 “B” END IF ; END PROCESS ;END behav ;五、報(bào)告要求1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：系統(tǒng)組成框圖、程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì)六、思考題如果待檢測(cè)預(yù)置數(shù)必須以

31、右移方式進(jìn)入序列檢測(cè)器，寫出該檢測(cè)器的VHDL代碼(兩進(jìn)程符號(hào)化有限狀態(tài)機(jī))，并提出測(cè)試該序列檢測(cè)器的實(shí)驗(yàn)方案。實(shí)驗(yàn)七 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì)一 實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)較復(fù)雜狀態(tài)機(jī)的設(shè)計(jì)。 二、實(shí)驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱 一臺(tái) 計(jì)算機(jī) 一臺(tái) 三、實(shí)驗(yàn)原理圖7-1是一個(gè)用比較器LM311和DAC0832構(gòu)成的8位A/D轉(zhuǎn)換器的電路框圖。其工作原理是：當(dāng)被測(cè)模擬信號(hào)電壓vi接于LM311的“+”輸入端時(shí)，由FPGA產(chǎn)生自小到大的搜索數(shù)據(jù)加于DAC0832后，LM311的“-”端將得到一個(gè)比較電壓vc；當(dāng)vc<vi時(shí)，LM311的“1”腳輸出高電平1，

32、 而當(dāng)vc>vi時(shí)，LM311輸出低電平。在LM311輸出由1到0的轉(zhuǎn)折點(diǎn)處，F(xiàn)PGA輸向0832數(shù)據(jù)必定與待測(cè)信號(hào)電壓vi成正比。由此數(shù)即可算得vi的大小。四、實(shí)驗(yàn)內(nèi)容1、例7-1是圖7-1中FPGA的一個(gè)簡(jiǎn)單的示例性程序。實(shí)驗(yàn)步驟如下：首先鎖定引腳，編譯。選擇電路模式No.5，時(shí)鐘CLK接clock0；CLR接鍵1；DD7.0分別接PIO31-PIO24；LM311比較信號(hào)接PIO37；顯示數(shù)據(jù)DISPDATA7.0，可以由數(shù)碼8和7顯示(PIO47-PIO40)。向FPGA下載文件后，打開+/-12V電源；clock0接65536Hz。將GW48 EDA系統(tǒng)左下角的撥碼開關(guān)的4、5

33、向下?lián)?，其余向上。注意，撥碼5向下后，能將FPGA的PIO37腳與LM311的輸出端相接，這可以從電路模式No.5對(duì)應(yīng)的電路中看出。由圖還能看出，0832的輸出端與LM311的“3”腳相連，而實(shí)驗(yàn)系統(tǒng)左下的輸入口“AIN0”與LM311的“2”腳相連，因此被測(cè)信號(hào)可接于“AIN0”端。由于“AIN1”口與電位器相接，所以必須將“AIN1”與“AIN0”短接，“AIN0”就能獲得電位器輸出的作為被測(cè)信號(hào)的電壓了。方法是將實(shí)驗(yàn)系統(tǒng)最左側(cè)的跳線座“JL10”的“AIN0”和“AIN1”用短路帽短接。實(shí)驗(yàn)操作中，首先調(diào)諧電位器輸出一個(gè)電壓值，然后用CLR復(fù)位一次，接著即可從數(shù)碼管上看到與被測(cè)電壓成正比

34、的數(shù)值。此后，每調(diào)諧電位器輸出一個(gè)新的電壓，就要復(fù)位一次，以便能從頭搜索到這個(gè)電壓值。圖7-1 比較器和D/A構(gòu)成A/D電路框圖?！纠?-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAC2ADC IS PORT ( CLK : IN STD_LOGIC; -計(jì)數(shù)器時(shí)鐘 LM311 : IN STD_LOGIC; -LM311輸出，由PIO37口進(jìn)入FPGA CLR : IN STD_LOGIC; -計(jì)數(shù)器復(fù)位 DD : OUT STD_LOGIC_VECTOR(7 DOWN

35、TO 0) ;-輸向0832的數(shù)據(jù) DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );-轉(zhuǎn)換數(shù)據(jù)顯示END;ARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQI : STD_LOGIC_VECTOR(7 DOWNTO 0) ; BEGIN DD <= CQI ;PROCESS(CLK, CLR, LM311) BEGIN IF CLR = '1' THEN CQI <= "00000000" ELSIF CLK'EVENT AND CLK = '1'

36、 THEN IF LM311 = '1' THEN CQI <= CQI + 1; END IF;-如果是高電平，繼續(xù)搜索 END IF; -如果出現(xiàn)低電平，即可停止搜索，保存計(jì)數(shù)值于CQI中 END PROCESS; DISPDATA <= CQI WHEN LM311='0' ELSE "00000000" ;-將保存于CQI中的數(shù)輸出 END;2、例7-1的缺點(diǎn)有2個(gè)：1、無法自動(dòng)搜索被測(cè)信號(hào)，每次測(cè)試都必須復(fù)位一次；2、由于每次搜索都是從0開始，從而“A/D轉(zhuǎn)換”速度太慢。試設(shè)計(jì)一個(gè)控制搜索的狀態(tài)機(jī)，克服這兩個(gè)缺點(diǎn)。且盡量

37、提高“轉(zhuǎn)換”速度，如安排一個(gè)特定的算法（如黃金分割法）進(jìn)行快速搜索。五、報(bào)告要求1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì)實(shí)驗(yàn)八 正弦信號(hào)發(fā)生器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康倪M(jìn)一步熟悉QuartusII及其LPM_ROM與FPGA硬件資源的使用方法。 二、實(shí)驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱 一臺(tái) 計(jì)算機(jī) 一臺(tái) 三、實(shí)驗(yàn)原理參考教材相關(guān)內(nèi)容。四、實(shí)驗(yàn)內(nèi)容內(nèi)容1、根據(jù)例8-1，在Quartus II上完成正弦信號(hào)發(fā)生器設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件

38、）。最后在實(shí)驗(yàn)系統(tǒng)上實(shí)測(cè)，包括SignalTap II測(cè)試、FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測(cè)試和利用示波器測(cè)試。最后完成EPCS1配置器件的編程?！纠?-1】 正弦信號(hào)發(fā)生器頂層設(shè)計(jì)LIBRARY IEEE; -正弦信號(hào)發(fā)生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; -信號(hào)源時(shí)鐘 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );-8位波形數(shù)據(jù)輸出END;ARCHITECTURE DACC

39、 OF SINGT ISCOMPONENT data_rom -調(diào)用波形數(shù)據(jù)存儲(chǔ)器LPM_ROM文件：data_rom.vhd聲明 PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);-6位地址信號(hào) inclock : IN STD_LOGIC ;-地址鎖存時(shí)鐘q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); -設(shè)定內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器 BEGINPROCESS(CLK ) -LPM_ROM地址發(fā)生器進(jìn)程 B

40、EGINIF CLK'EVENT AND CLK = '1' THEN Q1<=Q1+1; -Q1作為地址發(fā)生器計(jì)數(shù)器END IF;END PROCESS;u1 : data_rom PORT MAP(address=>Q1, q => DOUT,inclock=>CLK);-例化END;信號(hào)輸出的D/A使用實(shí)驗(yàn)系統(tǒng)上的DAC0832，注意其轉(zhuǎn)換速率是1s，其引腳功能簡(jiǎn)述如下：ILE：數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在5V上；WR1、WR2：寫信號(hào)1、2，低電平有效；XFER：數(shù)據(jù)傳送控制信號(hào)，低電平有效；VREF：基準(zhǔn)電壓，可正可

41、負(fù)，10V10V；RFB：反饋電阻端；IOUT1/IOUT2：電流輸出端。D/A轉(zhuǎn)換量是以電流形式輸出的，所以必須將電流信號(hào)變?yōu)殡妷盒盘?hào)；AGND/DGND：模擬地與數(shù)字地。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。建議選擇GW48系統(tǒng)的電路模式No.5，由附錄對(duì)應(yīng)的電路圖可見，DAC0832的8位數(shù)據(jù)口D7.0分別與FPGA的PIO31、30.、24相連，如果目標(biāo)器件是EP1C3T144，則對(duì)應(yīng)的引腳是：72、71、70、69、68、67、52、51；時(shí)鐘CLK接系統(tǒng)的clock0，對(duì)應(yīng)的引腳是93，選擇的時(shí)鐘頻率不能太高（轉(zhuǎn)換速率1s，）。還應(yīng)該注

42、意，DAC0832電路須接有+/12V電壓：GW48系統(tǒng)的+/-12V電源開關(guān)在系統(tǒng)左側(cè)上方。然后下載SINGT.sof到FPGA中；波形輸出在系統(tǒng)左下角，將示波器的地與GW48系統(tǒng)的地（GND）相接，信號(hào)端與“AOUT”信號(hào)輸出端相接。如果希望對(duì)輸出信號(hào)進(jìn)行濾波，將GW48系統(tǒng)左下角的撥碼開關(guān)的“8”向下?lián)埽瑒t波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。內(nèi)容2：修改例9-1的數(shù)據(jù)ROM文件，設(shè)其數(shù)據(jù)線寬度為8，地址線寬度也為8，初始化數(shù)據(jù)文件使用MIF格式，用C程序產(chǎn)生正弦信號(hào)數(shù)據(jù)，最后完成以上相同的實(shí)驗(yàn)。內(nèi)容3：設(shè)計(jì)一任意波形信號(hào)發(fā)生器，可以使用LPM雙口RAM擔(dān)任波形數(shù)據(jù)存儲(chǔ)

43、器，利用單片機(jī)產(chǎn)生所需要的波形數(shù)據(jù)，然后輸向FPGA中的RAM（可以利用GW48系統(tǒng)上與FPGA接口的單片機(jī)完成此實(shí)驗(yàn)，D/A可利用系統(tǒng)上配置的0832或5651高速器件）。五、報(bào)告要求1、實(shí)驗(yàn)?zāi)康?、實(shí)驗(yàn)設(shè)備3、實(shí)驗(yàn)內(nèi)容：程序、編譯圖、仿真波形圖、RTL電路、引腳鎖定圖、編程下載圖、實(shí)驗(yàn)電路模式圖。在必要的地方需進(jìn)行分析說明。4、實(shí)驗(yàn)體會(huì)實(shí)驗(yàn)九 電子搶答器的設(shè)計(jì)一 實(shí)驗(yàn)?zāi)康倪M(jìn)一步熟悉QuartusII及其LPM_ROM與FPGA硬件資源的使用方法。二、實(shí)驗(yàn)設(shè)備GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱 一臺(tái) 計(jì)算機(jī) 一臺(tái)三、設(shè)計(jì)要求搶答器接通電源后，主持人將開關(guān)置于“清除”位置，搶答器處于禁止工作狀態(tài)，編號(hào)顯示器滅燈。搶答開始時(shí)，主持人將控制開關(guān)撥到“開始”位置，揚(yáng)聲器給出聲響提示，搶答器處于工作狀態(tài)，這時(shí)，搶答器完成以下工作：（1）優(yōu)先編碼器電路立即分辨出搶答者編號(hào)，并由鎖存器進(jìn)行鎖存，然后由譯碼顯示電路顯示編號(hào)；（2）揚(yáng)聲器發(fā)出短暫聲響，提醒主持人注意；（3）控制電路要對(duì)輸入編碼電路進(jìn)行封鎖，避免其他選手再次進(jìn)行搶答；（4）當(dāng)選手將問題回答完畢，主持人操作計(jì)分開關(guān)，計(jì)分電路采用十進(jìn)制加/減計(jì)數(shù)器、數(shù)碼管顯示。本輪搶答完畢，主持人操作控制開關(guān)，使系統(tǒng)回復(fù)到禁止工