集成電路中低介電常數(shù)介質(zhì)發(fā)展概述

1、超大規(guī)模集成電路中低介電常數(shù)介質(zhì)研究進(jìn)展集成電路發(fā)展,從1947年肖克利和他的兩助手布拉頓、巴丁在貝爾實(shí)驗(yàn)室發(fā)明的世界上第一個(gè)晶體管算起,到今天也有60多年的時(shí)間了,其間各種創(chuàng)新,層出不窮。集成電路技術(shù)發(fā)展的過去很多年一直遵循摩爾定律,而隨著期間尺寸的縮小,摩爾定律也受到一定限制,因此,后摩爾定律就相應(yīng)的被提出來。然而器件尺寸是否會(huì)一直縮小,能否縮小到超過原子之間的限度,以及如果可能縮小到超過原子限度之后所帶來的一些列串?dāng)_等問題,都需要我們進(jìn)一步去探索。不管遵循怎樣的規(guī)則,目的都是為了縮小器件尺寸,減小功耗,增加集成度等,來進(jìn)一步提升器件及電路本身性能?？梢灶A(yù)見,未來超大規(guī)模集成電路技術(shù)將會(huì)依

2、賴于三個(gè)關(guān)鍵技術(shù):1.精細(xì)加工(13nmEUV曝光、X射線曝光與分辨率增強(qiáng)技術(shù);2.互連線(0.13特征尺寸之后的銅互連與低K介質(zhì)的可靠性;3.新型器件結(jié)構(gòu)和材料體系(金屬柵氧化層高K材料、CMOS層間低K材料、SOI材料和應(yīng)變Si。其中互連線技術(shù)中之所以會(huì)注重低K材料,因?yàn)榈蚄材料在解決互連線中的RC延遲問題占有重要地位。我們都知道摩爾定律指的是集成電路的集成度每3年提高約4倍,而特征尺寸縮小約1/2。當(dāng)特征尺寸減小到0.18um時(shí),伴隨金屬連線截面和間距的減小,互聯(lián)結(jié)構(gòu)中的電阻和電容迅速增大,由此引起的互連延遲將超過電路的本征延遲,將成為制約集成電路性能的主要瓶頸。在以往的集成電路中,一直

3、都是使用鋁或鋁合金與二氧化硅的互連技術(shù),因?yàn)镾iO2具有極好的熱穩(wěn)定性和抗?jié)裥?是金屬互連線間的主要絕緣材料,而金屬鋁則是則是芯片中電路互連導(dǎo)線的主要材料。但是隨著集成電路技術(shù)的進(jìn)步,具有高速度、高器件密度、低功耗及低成本的芯片越來越成為超大規(guī)模集成電路的主要產(chǎn)品。此時(shí),芯片中的導(dǎo)線密度不斷增加,導(dǎo)線寬度和間距不斷減小,互連中的電阻R和電容C所產(chǎn)生的寄生效應(yīng)越來越明顯,因此,以鋁或鋁合金與二氧化硅的互連技術(shù)已經(jīng)面臨很大的挑戰(zhàn)。尤其是當(dāng)器件尺寸縮小到0.25um以后,克服阻容遲滯(RC Delay而引起的信號(hào)傳播延遲、線間干擾及功率耗散等,成為集成電路工藝技術(shù)發(fā)展不可回避的課題。金屬銅(Cu的電

4、阻率為(1.7ucm,比金屬鋁的電阻率(3.0ucm低約40%,因而,銅線替代傳統(tǒng)的鋁線就成為集成電路工藝的發(fā)展方向。如今,因?yàn)榇篑R士革及雙大馬士革工藝的出現(xiàn),銅線工藝已經(jīng)成為集成電路工藝的重要領(lǐng)域。與此同時(shí),低K 材料代替?zhèn)鹘y(tǒng)的二氧化硅,也就成為集成電路工藝的又一必然選擇。因此,低電阻率的銅與低介電常數(shù)介質(zhì)相結(jié)合的新型互連結(jié)構(gòu),就成為未來集成電路工藝技術(shù)發(fā)展的主流。其中,低K 材料是這種新型互連結(jié)構(gòu)的基礎(chǔ),成為超大規(guī)模集成電路和系統(tǒng)級(jí)集成電路開發(fā)中比不可少的關(guān)鍵材料。國內(nèi)外一些專家相繼指出,低介電常數(shù)互連介質(zhì)的研究已經(jīng)成為發(fā)展高速、低功耗和多功能集成電路需要解決的瓶頸。一.理論分析下面從理論

5、的角度解釋為什么低K 材料可改進(jìn)互連延遲問題。首先由圖示來表明互連線之間的電阻,如圖1所示圖1 金屬互連線間電阻示意圖從圖1的簡單金屬互連線示意圖可以求出互連線間的電阻,一些參數(shù)也已經(jīng)標(biāo)出。下面給出互連線間寄生電容的簡單示意圖,由圖2可以看出各互連線間的線間電容和互連線的線層間電容。這里我們只考慮相鄰互連線間的電容,而忽略布線間距比較遠(yuǎn)的金屬線。L: 互連長度T: 金屬高度W: 金屬寬度=金屬間距 r: 金屬電阻率LW TWrTW LR =圖2 金屬互連線間電容從圖2中可以看到,我們只考慮最近鄰的布線之間所帶來的電容,而相鄰比較遠(yuǎn)的之間布線電容,我們可以忽略不計(jì),因此,總的電容由下述公式描述從

6、總電容可以看出,低K 材料顯然可以使電容減小。RC 互連延遲:(Al = 3.0 u cm (Cu = 1.7 u cmk(oxide = 4.0 k(low-k = 2.7 k(air gap = 1.0 圖3說明隨著器件尺寸縮小,不同電阻率的金屬和不同介電常數(shù)的介電材料對(duì)柵極延遲和RC 延遲的影響T WWTTCv CvClClcross-section of inter-connect system top metal layerbottom metal layer InterconnectlayerT: 電介質(zhì)厚度(=金屬高度平行板電容dA k C 0=A: 極板面積 d: 板間距離 k

7、: 電介質(zhì)常數(shù) e0: 真空介電常數(shù) 線間電容WT L k C l =0TW L k C v =0層間電容11( 2(2220TW W T L k C C C v l +=+=11( 2 2220TW L k delay RC += 圖3 柵極延遲vs RC 延遲二.低介電常數(shù)材料的特點(diǎn)及分類低K 材料大體可以分為無機(jī)和有機(jī)聚合物兩種。目前的研究認(rèn)為,降低材料的介電常數(shù)主要有兩種方法,其一是降低材料自身的極性,包括降低材料中電子極化率,離子極化率以及分子極化率。在分子性降低的研究中,人們發(fā)現(xiàn)單位體積中的分子密度對(duì)降低材料的介電常數(shù)起著重要作用。下式為分子極性與介電常數(shù)的Debye 方程:201

8、233r e d r N u kT -=+ -式中,r 材料的介電常數(shù),0為真空介電常數(shù),e ,d 分別為電子極化和分子形變極化,N 為分子密度。可見,材料分子密度的降低有助于介電常數(shù)的降低。 關(guān)于降低材料密度的方法,其一是采用化學(xué)氣相淀積法(CVD 的方法在生長二氧化硅的過程中引入甲基(CH 3,從而形成松散的SiOCH 薄膜,也稱CDO (碳摻雜的氧化硅。其二是采用旋壓方法將有機(jī)聚合物作為絕緣體材料用于集成電路工藝。這種方法兼顧了形成低極性網(wǎng)絡(luò)和高空隙密度兩大特點(diǎn),因而其介電常數(shù)可以降到2.6以下。但致命缺點(diǎn)是機(jī)械強(qiáng)度差,熱穩(wěn)定也有待提高。針對(duì)降低材料自身極性的方法,目前在0.18um技術(shù)

9、工藝中廣泛采用在二氧化硅中摻氟元素形成FSG(氟摻雜的氧化硅來降低材料的介電常數(shù)。氟是具有強(qiáng)負(fù)電性的元素,當(dāng)摻雜到二氧化硅中后,可以降低材料中電子與離子極化,從而使材料的介電常數(shù)降低。為進(jìn)一步降低材料的介電常數(shù),人們?cè)诙趸柚幸胩?C元素:即利用形成SiC及CC鍵所聯(lián)成的低極性網(wǎng)絡(luò)來降低材料的介電常數(shù)。3.一些常見的低介電常數(shù)介質(zhì)圖標(biāo)1總結(jié)了研究較多的一些低介電常數(shù)介質(zhì)極其制備方法表1 一些常見的低介電常數(shù)介質(zhì)介質(zhì)名稱介電常數(shù)制備方法F-SiO2(FSG 3.2-4.0 CVDSiCOF 2.5-2.7 PECVDSiOC(SiCOH 2.3-2.8 PECVDHydrogenated 2

10、.6-3.3 PECVDBN 3.7-6.0 CVDa-CN 2.4-3.6 PVDa-C:F 2.0-2.6 PECVDSiLK 2.7 Spin-onPolyimide 3.1-3.4 Spin-onF-Polyimide 2.6-2.9 Spin-onParylene-N 2.7 CVDParylene-F 2.4-2.5 CVDMethylsilazane 2.7 Spin-onFLARE 2.4-2.7 Spin-onOSG 2.6-2.9 Spin-onHSQ 2.9-3.2 Spin-onMSQ 2.5-3.0 Spin-on4低介電常數(shù)的性能要求 SiO2 的介電常數(shù)在 3.9

11、-4.3 之間，制備方法不同而有些變化。低介電常數(shù)介 質(zhì)材料是相對(duì)于 SiO2 來說的，這些材料的介電常數(shù)必須低于 SiO2 的介電常數(shù)。 除了介電常數(shù)的考慮以外， 為了能夠在集成電路工藝中應(yīng)用，還必須考慮以下性 能。通常包含以下幾個(gè)方面： （一）材料的化學(xué)和物理性能，如化學(xué)成鍵結(jié)構(gòu)和 組成、殘余應(yīng)力、密度、熱處理時(shí)的收縮性、對(duì)水的吸附性、刻蝕速率、雜質(zhì)、 臺(tái)階覆蓋率以及平整性； （二）熱學(xué)性能，如熱穩(wěn)定性、如處理循環(huán)過程中熱應(yīng) 力的變化等； （三）電學(xué)性質(zhì)，即漏電流、擊穿強(qiáng)度、相對(duì)介電常數(shù)和介電損耗。 表 2 列出了對(duì)低介電常數(shù)材料性能的一般要求， 其中材料的介電常數(shù)是首先考慮 的因素，即材

12、料的介電常數(shù)要足夠低 表 2 低介電常數(shù)介質(zhì)材料的性能要求 電性能 低介電常數(shù) 低介電損耗 低漏電流 高電場(chǎng)強(qiáng)度 高可靠性 化學(xué)性質(zhì) 抗化學(xué)腐蝕性 良好的刻蝕選擇性 低吸濕性 低氣體滲透性 不與金屬發(fā)生反應(yīng) 保存期限長 不污染環(huán)境 雖然目前研究的低介電常數(shù)種類很多， 但是還沒有找到一個(gè)性能及工藝兩方 面都很滿意的介質(zhì)。這也是為什么為除了 SiOF 之外，其他低介電常數(shù)介質(zhì)都還 不能在集成電路工藝上應(yīng)用的原因。為了滿足集成電路工業(yè)化生產(chǎn)的需求，低介 電常數(shù)介質(zhì)的制備工藝， 應(yīng)與現(xiàn)代集成電路工藝相匹配?；蛘咴诓粚?duì)現(xiàn)有的設(shè)備 和工藝流程進(jìn)行昂貴修改的前提下， 制備出性能優(yōu)異的超低介電常數(shù)介質(zhì)。 另外， 要求制備來源廣泛，價(jià)格便宜。在性能要求上，除了介電常數(shù)盡可能低之外，其 他性能也必須給予考慮。還要指標(biāo)是高的擊穿電場(chǎng)和低的漏電流等要求。 機(jī)械性能 厚度均勻 好的粘附性 低應(yīng)力 高硬度 低收縮性 高張力模量 熱性質(zhì) 高熱穩(wěn)定性 低熱膨脹系數(shù) 低熱收縮性 高熱導(dǎo)率 低熱失重