SoC軟硬件協(xié)同驗(yàn)證方法及平臺(tái)設(shè)計(jì)

1、SoC 軟硬件協(xié)同驗(yàn)證方法及平臺(tái)設(shè)計(jì)韓正飛(南京大學(xué)微電子設(shè)計(jì)所 MG0922083)【摘要】軟硬件協(xié)同驗(yàn)證是 SoC 設(shè)計(jì)的核心技術(shù)。本文先介紹了基于 SoC 設(shè)計(jì)的軟硬件協(xié)同驗(yàn)證方法學(xué)原理及其驗(yàn)證流程。然后分析了 SoC 開發(fā)中采用的 3 種軟硬件協(xié)同驗(yàn)證方案，對(duì)其各方面性能做出比較并提出應(yīng)用建議。接著基于指令集仿真器(InstructionSetSimulation,ISS)仿真方法的基礎(chǔ)上，設(shè)計(jì)了一種基于 SystemC 和 ISS 的軟硬件協(xié)同驗(yàn)證平臺(tái)。并對(duì)該平臺(tái)的架構(gòu)和功能做了簡(jiǎn)單的介紹?！娟P(guān)鍵字】SoC 軟硬件協(xié)同驗(yàn)證驗(yàn)證方法驗(yàn)證平臺(tái)一、引言隨著以 IP(Intellectual

2、Property)核復(fù)用為核心的設(shè)計(jì)技術(shù)的出現(xiàn)，集成電路(IntegratedCircuit,IC)應(yīng)用設(shè)計(jì)已經(jīng)進(jìn)入 SoC(SystemonaChip)時(shí)代，SoC 是一種高度集成的嵌入式片上系統(tǒng)。芯片設(shè)計(jì)中的任何缺陷都會(huì)導(dǎo)致整個(gè)芯片的設(shè)計(jì)失敗，因此，在流片之前，必須對(duì)芯片的系統(tǒng)功能實(shí)行驗(yàn)證。軟硬件協(xié)同驗(yàn)證技術(shù)的概念很早就被提出來，但直到集成電路工業(yè)進(jìn)入超大規(guī)模(ULSI)時(shí)代，以 IP 設(shè)計(jì)重用為核心的系統(tǒng)集成芯片(SoC)技術(shù)成為研究熱點(diǎn)，軟硬件協(xié)同驗(yàn)證技術(shù)才得到更多的關(guān)注和重視。所謂軟硬件協(xié)同驗(yàn)證(hardware/softwareco-verification)是指在硬件的物理原型(

3、電路板或芯片)生產(chǎn)出來之前，通過一個(gè)系統(tǒng)模型來運(yùn)行軟件，以此來檢查硬件設(shè)計(jì)中的 bug、軟件中的缺陷及軟/硬件接口中的錯(cuò)誤。軟硬件協(xié)同驗(yàn)證的主要目的是驗(yàn)證系統(tǒng)級(jí)芯片軟硬件接口的功能和時(shí)序，驗(yàn)證系統(tǒng)級(jí)芯片軟硬件設(shè)計(jì)的正確性，以及在芯片流片回來前開發(fā)應(yīng)用軟件。其優(yōu)點(diǎn)是使軟件/硬件并行開發(fā)成為可能，縮短了設(shè)計(jì)周期，減少設(shè)計(jì)投入。對(duì)于軟件工程師來說，可以較早地在硬件模型上調(diào)試軟件；對(duì)于硬件工程師來說，軟件也可看作是對(duì)硬件驗(yàn)證的一個(gè)額外的激勵(lì)。二、軟硬件協(xié)同驗(yàn)證2.1 傳統(tǒng)的協(xié)同驗(yàn)證系統(tǒng)軟件代碼調(diào)試器 V一ACPU模型硬件調(diào)試工具硬件執(zhí)行引擎圖 1軟硬件協(xié)同驗(yàn)證的基本架構(gòu)傳統(tǒng)的協(xié)同驗(yàn)證系統(tǒng)由一個(gè)硬件執(zhí)行

4、環(huán)境和一個(gè)軟件驗(yàn)證環(huán)境組成，通過事件和命令在2 個(gè)環(huán)境中進(jìn)行控制和信息交互，如圖 1 所示。硬件仿真通過運(yùn)行在工作站上的軟件程序模擬，通過設(shè)定的通信接口與軟件執(zhí)行模塊交互。軟件執(zhí)行模塊用于產(chǎn)生總線周期的序列，序列被轉(zhuǎn)換成信號(hào)事件或命令集后用于驅(qū)動(dòng)對(duì)應(yīng)的硬件執(zhí)行命令；同時(shí)，對(duì)硬件的總線周期響應(yīng)進(jìn)行采樣。軟/硬件仿真使用的是獨(dú)立的進(jìn)程，一般采用進(jìn)程間通信(InterProcessCommunication,IPC)技術(shù)和總線封裝器來實(shí)現(xiàn)軟硬件仿真器之間的通信、同步和信息交互。2.2 傳統(tǒng)的協(xié)同驗(yàn)證步驟在軟件方面，軟件驗(yàn)證主要建立系統(tǒng)中處理器的虛擬原型(virtualprototype),通過編譯器

5、、調(diào)試器和仿真器來實(shí)現(xiàn)。在硬件方面，將軟件調(diào)試驗(yàn)證正確的應(yīng)用程序作為測(cè)試向量加入到硬件測(cè)試平臺(tái)(testbench)中，進(jìn)行硬件仿真，仿真正確說明硬件的 RTL 描述功能正確，然后依次進(jìn)行綜合，布局布線，檢查布局布線后時(shí)序和邏輯是否正確，最終采用硬件加速器來完成整個(gè)驗(yàn)證過程。協(xié)同驗(yàn)證過程的基本框架如圖 2 所示。圖2軟硬件協(xié)同驗(yàn)證示意圖如圖 2 所示，軟硬件協(xié)同驗(yàn)證流程主要分為 3 個(gè)步驟：(1)算法級(jí)設(shè)計(jì)和硬件系統(tǒng)結(jié)構(gòu)的系統(tǒng)仿真驗(yàn)證：主要利用軟件算法，驗(yàn)證在硬件結(jié)構(gòu)上實(shí)現(xiàn)的可行性。利用高層次語言，如 C,C+或 SystemC,進(jìn)行算法級(jí)的仿真。同時(shí)進(jìn)行軟件和硬件部分的劃分，明確軟件和硬件完

6、成的工作。(2)代碼和硬件 HDL 語言的協(xié)同仿真驗(yàn)證：主要是對(duì) SoC 當(dāng)中 CPU 的軟件虛擬原型(virtualprototype)和利用 HDL 語言或網(wǎng)表模擬出來的硬件系統(tǒng)進(jìn)行協(xié)同仿真驗(yàn)證。這個(gè)階段主要應(yīng)用 C語言和 HDL 語言進(jìn)行交互，進(jìn)行仿真。(3)軟件代碼和實(shí)時(shí)硬件模擬系統(tǒng)的協(xié)同仿真驗(yàn)證：在系統(tǒng)設(shè)計(jì)原型的 FPGA 硬件模擬系統(tǒng)進(jìn)行驗(yàn)證，這主要是對(duì)芯片的功能、硬件實(shí)時(shí)性和系統(tǒng)的可測(cè)試性設(shè)計(jì)(DesignforTest)進(jìn)行仿真驗(yàn)證。三、軟硬件協(xié)同驗(yàn)證技術(shù)的實(shí)際應(yīng)用方案在實(shí)際應(yīng)用中，常用的有 3 種軟硬件協(xié)同驗(yàn)證方案：ISS、CVE、FPGA/EMULATOR。ISS 方案圖

7、3 是 ISS 方案的系統(tǒng)結(jié)構(gòu)圖。ISS 方案采用 ISS（例如 ARMulator）代替 CPU 執(zhí)行軟件，并通過接口與外設(shè)及內(nèi)存通信。該方案中的外設(shè)模型一般用 C 語言建立，其中 ISS 可以是指令級(jí)精確的，也可以是指令周期級(jí)精確的，還可以是具有硬件系統(tǒng)的時(shí)鐘級(jí)精確，又稱為總線功能模型（BFM）o 但是，如果所有的外設(shè)模塊都是 C 模塊，則整個(gè)系統(tǒng)不能達(dá)到時(shí)鐘級(jí)精確度。通常 ISS 都帶有調(diào)試程序，用于控制 ISS 執(zhí)行指令。圖3ISS方案結(jié)構(gòu)圖CVE 方案圖 4 是 CVE 方案的系統(tǒng)結(jié)構(gòu)圖2。CVE 方案以 seamless 的 CVE 軟件為基礎(chǔ)，是一種使用兩個(gè)仿真器進(jìn)行仿真的方案。

8、CVE 通過自身的一個(gè)內(nèi)核將軟件仿真與硬件仿真結(jié)合。它支持多 CPU 的模型，具有高效的軟件調(diào)試能力，可以單步執(zhí)行 CPU 指令，隨時(shí)查看寄存器和內(nèi)存的情況，同時(shí)，它提供了強(qiáng)大的信號(hào)觀測(cè)能力，調(diào)試者可以通過設(shè)置斷點(diǎn)、觸發(fā)條件等進(jìn)行有效調(diào)試。FPGA/EMULATOR圖 5 為 FPGA/EMULATOR 方案結(jié)構(gòu)圖， FPGA/EMUALTOR 方案是將外設(shè)、 內(nèi)存等部件綜合后用FPGA 實(shí)現(xiàn)，而 CPU 則用真實(shí)的 CPU 或 FPGA 本身集成的 CPU 實(shí)現(xiàn)。這些系統(tǒng)一般可以加一個(gè)專門的硬件仿真器進(jìn)行調(diào)試，控制 CPU 的執(zhí)行，并讀取系統(tǒng)狀態(tài)。FPGA是最典型的原型技術(shù)。EMULATOR

9、 與 FPGA 相比的最大特點(diǎn)是集成了多個(gè) CPU 及多個(gè)FPGA,其功能更強(qiáng)，但造價(jià)更高。圖4CUE方案結(jié)構(gòu)圖圖5FPGA/EMULATCR方案結(jié)構(gòu)圖3.4 三種方案的比較以上 3 種方案各有優(yōu)缺點(diǎn)，本文從以下 6 個(gè)方面進(jìn)行比較。(1)驗(yàn)證速度在仿真速度方面，F(xiàn)PGA/EMUALTOR 采用硬件實(shí)現(xiàn)，其速度最快，ISS 方案速度中等，CVE 方案則最慢。(2)時(shí)間精度在時(shí)間精度方面，F(xiàn)PGA/EMUALTOR、CVE 都可以達(dá)到時(shí)鐘級(jí)精確，而 ISS方案在一般情況下精確度不是很高，大部分為指令級(jí)精確。(3)調(diào)試性能：ISS 方案一般用來驗(yàn)證系統(tǒng)在算法級(jí)上的正確性，對(duì)硬件的調(diào)試幫助不大，CV

10、E 方案具有最強(qiáng)大的調(diào)試性能，支持軟件的單步執(zhí)行，隨時(shí)查看寄存器、內(nèi)存狀態(tài)，還可以用硬件仿真器生成波形來調(diào)試硬件。因此無論硬件還是軟件，CVE 的可調(diào)試性能都非常高，F(xiàn)PGA/EMULATO 的調(diào)試性能比較差，它一般是在經(jīng)過仿真器仿真后再做原型驗(yàn)證，調(diào)試時(shí)需要通過增加 JTAG 之類的工具才能看到內(nèi)部狀態(tài)；(4)準(zhǔn)備工作：ISS 方案需要外設(shè)的 C 模型，一般通過工程師做大量前期積累或者其他途徑得到，CVE 方案只需做好軟硬件配置即可，相對(duì)工作量最少，F(xiàn)PGA/EMULATOR 需將硬件下載到 FPGA 中，只有少量的準(zhǔn)備工作。(5)價(jià)格成本：ISS 方案成本不高，需要一個(gè) ISS 和一些外設(shè)

11、模型，CVE 方案需要購(gòu)買SeamlessCVE 軟件，比 ISS 成本高；成本最高的是 FPGA/EMULATOR，硬件購(gòu)買費(fèi)用很高；(6)適用范圍：ISS 方案比較適合算法驗(yàn)證和具有一定程度的硬件系統(tǒng)調(diào)試，CVE 方案適合軟硬件的聯(lián)合調(diào)試，尤其在系統(tǒng)未經(jīng)過充分驗(yàn)證時(shí)，需要較好的性能調(diào)試。FPGA/EMULATOR 適合在經(jīng)過仿真器驗(yàn)證無誤之后，用于原型驗(yàn)證。將上述比較結(jié)果整理如下表所示。方窠驗(yàn)i正速度時(shí)間精度調(diào)試性能準(zhǔn)備工作價(jià)格成本適用范圍ISS中等指令級(jí)中等大量低早期CVE慢時(shí)鐘級(jí)M少量中等中期FPGA/EMULATOR快時(shí)鐘級(jí)低中等高后期四、軟硬件協(xié)同驗(yàn)證平臺(tái)組成結(jié)構(gòu)傳統(tǒng)驗(yàn)證系統(tǒng)一個(gè)較

12、為顯著的局限是 IPC 通信會(huì)和主機(jī)系統(tǒng)的其他通信發(fā)生沖突，造成仿真性能的瓶頸。其次，總線封裝器和 ISS 之間的接口是私有的，當(dāng)新的內(nèi)核被集成到協(xié)同驗(yàn)證系統(tǒng)中時(shí)需要修改 ISS 以支持驗(yàn)證系統(tǒng)的 IPC 原語，從而增加了復(fù)雜度。另外，驗(yàn)證的抽象層次低，存在精度高但速度慢和效率低的問題。軟硬件協(xié)同驗(yàn)證平臺(tái)組成這里提出的一種軟硬件協(xié)同驗(yàn)證平臺(tái)架構(gòu)在傳統(tǒng)驗(yàn)證系統(tǒng)的基礎(chǔ)上引入 SystemC 實(shí)現(xiàn)建模，并利用網(wǎng)絡(luò)傳輸軟件和硬件執(zhí)行環(huán)境之間的數(shù)據(jù)，實(shí)現(xiàn)信息交互，如圖 6 所示。軟硬件協(xié)同驗(yàn)證平臺(tái)按照功能可以分為 4 個(gè)部分：(1)基于硬件描述語言編寫的執(zhí)行程序，應(yīng)用 VMM 方法產(chǎn)生軟件模型，即 IS

13、S 需要的測(cè)試匯編文件集(TestCase);(2)利用硬件描述語言編寫的RTL 級(jí)模型，在加載軟件模型部分發(fā)送過來的內(nèi)存映像文件后生成 RTL 級(jí)仿真結(jié)果；(3)利用 SystemC 語言編寫的仿真模型，在加載內(nèi)存映像文件后生成 SystemC 仿真結(jié)果；(4)ISS 仿真模型，加載測(cè)試匯編文件集(TestCase)后生成 ISS 仿真結(jié)果。軟硬件模型與匯編文件集生成程序分別在不同的機(jī)器上運(yùn)行，軟/硬件之間通過網(wǎng)絡(luò)以Socket 接口方式實(shí)現(xiàn)數(shù)據(jù)傳輸和信息交互。按照網(wǎng)絡(luò)通信可將平臺(tái)分為客戶端和服務(wù)端，客戶端實(shí)現(xiàn)測(cè)試向量(TestCase 戌:件的產(chǎn)生，服務(wù)端對(duì)接收到的測(cè)試向量進(jìn)行編譯，產(chǎn)生驗(yàn)

14、證結(jié)果。客戶端將產(chǎn)生的測(cè)試向量發(fā)送到服務(wù)端，服務(wù)端編譯處理后將產(chǎn)生的結(jié)果反饋給客戶端，客戶端依據(jù)接收的反饋數(shù)據(jù)，實(shí)行比較與分析。圖 6 軟硬件協(xié)同驗(yàn)證平臺(tái)示意圖軟硬件建模方式硬件建模：平臺(tái)的硬件建模包括事務(wù)級(jí)建模和 RTL 級(jí)建模。事務(wù)是指在建模和仿真系統(tǒng)中，2 個(gè)部件之間的一次數(shù)據(jù)或事件的傳輸，RTL 級(jí)建模即寄存器傳輸級(jí)建模。事務(wù)級(jí)建模利用 SystemC 語言實(shí)現(xiàn)，建立相應(yīng)的通信機(jī)制和通信抽象。事務(wù)級(jí)建模在開發(fā)的較早階段進(jìn)行驗(yàn)證，可以提供非?？焖俚姆抡嫠俣?；同時(shí)，可以檢驗(yàn)系統(tǒng)架構(gòu)的合理性。RTL 級(jí)模型用 HDL 語言實(shí)現(xiàn)，在驗(yàn)證系統(tǒng)中與事務(wù)級(jí)模型并行在 VCS 環(huán)境下進(jìn)行仿真。通過比較

15、RTL 級(jí)與事務(wù)級(jí)的仿真結(jié)果，可以檢驗(yàn)和優(yōu)化硬件的系統(tǒng)架構(gòu)設(shè)計(jì)。軟件建模：軟件模型主要是利用 ISS 仿真器模擬微處理器的行為，接收測(cè)試向量后對(duì)其編譯處理后生成機(jī)器碼，并對(duì)機(jī)器碼進(jìn)行解碼和加載。軟件模型通過網(wǎng)絡(luò)與硬件仿真器進(jìn)行信息交互，實(shí)現(xiàn)軟硬件協(xié)同驗(yàn)證。ISS 模型比較復(fù)雜，可以采用特定處理器廠商提供的模型，也可以用 C/C+等高級(jí)語言模擬實(shí)現(xiàn)，協(xié)同仿真模型，如圖 7 所示。五、軟硬件協(xié)同驗(yàn)證平臺(tái)的實(shí)現(xiàn)平臺(tái)間數(shù)據(jù)傳輸方式驗(yàn)證平臺(tái)服務(wù)端和客戶端的通信采用基于 TCP/IP 協(xié)議的 Socket 接口技術(shù)進(jìn)行通信?？蛻舳撕头?wù)端之間利用 UDP 方式收/發(fā)請(qǐng)求和確認(rèn)信息，利用 TCP 方式傳輸報(bào)

16、文?？蛻舳?服務(wù)端通過設(shè)定的 UDP 端口(Q_SEND/Q_ACK)偵聽/接收 UDP 傳輸?shù)恼?qǐng)求/確認(rèn)信息，利用設(shè)定的 TCP 端口(D_SEND/D_RECV)接收/發(fā)送報(bào)文，服務(wù)器和客戶端的通信以數(shù)據(jù)包的方式實(shí)現(xiàn)?？蛻舳?服務(wù)端的端口使用如表 2 所示，C 表示 Client(客戶端)，S 表示 Sever(服務(wù)客戶端/躡金端端口控制傳輸路徑收/發(fā)方式ClientQ_REQRequireCtoSUDPServerQ_ACKACKStoCUDPClientDSENDSendCtoSTCPServerD_RECVReceiveStoCTCP表 2 端口的使用驗(yàn)證平臺(tái)的驗(yàn)證流程測(cè)試流程由客戶

17、端發(fā)送請(qǐng)求開始信號(hào) Q_REQ 開始，服務(wù)端接收到 Q_REQ 后激活本機(jī)上的執(zhí)行程序，并返回一個(gè)確認(rèn)信號(hào) Q_ACK 給客戶端?？蛻舳私邮盏酱_認(rèn)的應(yīng)答信號(hào)后激活硬件部分的執(zhí)行程序，產(chǎn)生測(cè)試需要的測(cè)試向量，硬件執(zhí)行程序可以使用 Verilog/VHDL等硬件描述語言實(shí)現(xiàn)?？蛻舳送ㄟ^ Socket 接口方式將測(cè)試向量發(fā)送給服務(wù)端。服務(wù)端將測(cè)試向量的源文件編譯、鏈接后，經(jīng)過軟件模型生成結(jié)果，并提取機(jī)器碼傳輸給客戶端?？蛻舳送ㄟ^ Socket 接口接收機(jī)器碼并置入 RTL 模型和 SystemC 模型，2 個(gè)模型分別產(chǎn)生各自的結(jié)果，并實(shí)現(xiàn)第 1 次比對(duì)。比對(duì)正確后將一致的結(jié)果傳輸?shù)椒?wù)端的軟件測(cè)試接

18、口與軟件模型生成的結(jié)果實(shí)現(xiàn)第 2 次比對(duì)，該次比對(duì)驗(yàn)證的結(jié)果被記錄入 Log 文件用于核查。圖 8 給出驗(yàn)證平臺(tái)的軟硬件模型生成結(jié)果的例子。Client圖 8 軟硬件驗(yàn)證過程的具體實(shí)現(xiàn)運(yùn)行與測(cè)試為對(duì)驗(yàn)證平臺(tái)的性能做一個(gè)評(píng)估，采用 2 臺(tái)主頻為 1.8GHz 的計(jì)算機(jī)分別做客戶端與服務(wù)端，客戶端模型在 VCS 環(huán)境下運(yùn)行，服務(wù)端的仿真模型用高級(jí)編程語言 C+編寫并在Linux 環(huán)境下運(yùn)行。結(jié)果顯示，驗(yàn)證平臺(tái)可以穩(wěn)定地進(jìn)行數(shù)據(jù)測(cè)試，自動(dòng)化程度較高，數(shù)據(jù)傳輸率可以達(dá)到8MB/s,能夠滿足大批量數(shù)據(jù)容量 SoC 軟硬件協(xié)同驗(yàn)證的需求。六、總結(jié)軟硬件協(xié)同驗(yàn)證可以使軟件工程師盡早的接觸到硬件設(shè)計(jì)，從而使軟

19、件的開發(fā)測(cè)試和硬件設(shè)計(jì)可以并發(fā)進(jìn)行。與傳統(tǒng)的先設(shè)計(jì)硬件后開發(fā)軟件的串行開發(fā)模式相比，軟硬件協(xié)同驗(yàn)證可以大大縮短整個(gè)項(xiàng)目的開發(fā)周期。同時(shí)，軟硬件協(xié)同仿真提供了在真實(shí)系統(tǒng)中出現(xiàn)的激勵(lì)信號(hào)，和人工加入的測(cè)試信號(hào)相比，具有更高的真實(shí)性，從而可以極大的改善硬件驗(yàn)證的準(zhǔn)確性。隨著 SoC 技術(shù)的發(fā)展，軟硬件協(xié)同驗(yàn)證的效率和正確性對(duì)整個(gè) SoC 設(shè)計(jì)的影響也越來越大。相比較過去常用的將軟硬件仿真環(huán)境放在一個(gè)系統(tǒng)中，實(shí)行單一的進(jìn)程處理方法不同，本文將軟硬件的仿真過程分離開來，使用 Socket 來實(shí)現(xiàn)軟硬件的通信和信息交互，更加接近實(shí)際情況。在該軟硬件協(xié)同驗(yàn)證平臺(tái)中軟硬件仿真分別處于不同的環(huán)境下，仿真過程可以并行執(zhí)行，仿真速度更快；同時(shí)，在不同的機(jī)器上實(shí)現(xiàn)軟硬件仿真，可以提高數(shù)據(jù)驗(yàn)證的容量，效率更高。在該平臺(tái)中，軟件用編程語言實(shí)現(xiàn)，硬件用硬件描述語言來建模，在系統(tǒng)級(jí)進(jìn)行建模，可以同時(shí)驗(yàn)證系統(tǒng)架構(gòu)的正確性，以優(yōu)化系統(tǒng)結(jié)構(gòu)。參考文獻(xiàn):1