第1章EDA技術(shù)概述1

1、EDA技術(shù)概述技術(shù)概述1.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展1.21.2EDAEDA技術(shù)實現(xiàn)目標(biāo)技術(shù)實現(xiàn)目標(biāo)1.31.3硬件描述語言硬件描述語言1.4 HDL1.4 HDL綜合綜合1.5 1.5 自頂向下的設(shè)計技術(shù)自頂向下的設(shè)計技術(shù)1.6 EDA1.6 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢EDA技術(shù)概述技術(shù)概述1.7 EDA1.7 EDA設(shè)計流程設(shè)計流程1.81.8ASICASIC及其設(shè)計流程及其設(shè)計流程1.9 1.9 常用常用EDAEDA工具工具1.10 Quartus II1.10 Quartus II概述概述1.11 IP1.11 IP核核1.12 EDA1.12 EDA技術(shù)發(fā)展趨勢

2、管窺技術(shù)發(fā)展趨勢管窺1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 在計算機(jī)技術(shù)的推動下，在計算機(jī)技術(shù)的推動下，2020世紀(jì)末，電子技術(shù)獲得飛速的發(fā)展，現(xiàn)代世紀(jì)末，電子技術(shù)獲得飛速的發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透于社會各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社電子產(chǎn)品幾乎滲透于社會各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。會信息化程度的提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。 電子技術(shù)發(fā)展的根基電子技術(shù)發(fā)展的根基：（：（1 1）微電子技術(shù)的進(jìn)步；（微電子技術(shù)的進(jìn)步；（2 2）大規(guī)模集成電）大規(guī)模集成電路加工技術(shù)（半導(dǎo)體工藝）的路加工技術(shù)（半導(dǎo)體工藝）的發(fā)展。發(fā)

3、展。 半導(dǎo)體工藝：半導(dǎo)體工藝：線寬達(dá)到線寬達(dá)到45nm45nm以下；以下； 硅片集成度：硅片集成度：單位面積上集成更多晶體管；單位面積上集成更多晶體管； 集成電路設(shè)計：集成電路設(shè)計：不斷向超大規(guī)模、極低功耗和超高速的方向發(fā)展；不斷向超大規(guī)模、極低功耗和超高速的方向發(fā)展； 專用集成電路專用集成電路ASICASIC（application Specific Integrated Circuitapplication Specific Integrated Circuit）設(shè)計設(shè)計成本不斷降低，功能和結(jié)構(gòu)上已實現(xiàn)單片電子系統(tǒng)成本不斷降低，功能和結(jié)構(gòu)上已實現(xiàn)單片電子系統(tǒng)SOC (System on S

4、OC (System on a a Chip)Chip)。1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 現(xiàn)代現(xiàn)代電子設(shè)計技術(shù)的核心：電子設(shè)計技術(shù)的核心：日趨轉(zhuǎn)向基于計算機(jī)的日趨轉(zhuǎn)向基于計算機(jī)的電子設(shè)計自動電子設(shè)計自動化技術(shù)化技術(shù) EDAEDA（Electronic Design AutomationElectronic Design Automation）技術(shù)。）技術(shù)。 EDA EDA技術(shù)使得設(shè)計者的工作幾乎技術(shù)使得設(shè)計者的工作幾乎僅限于利用軟件的方式僅限于利用軟件的方式（即利用硬（即利用硬件描述語言件描述語言HDLHDL和和EDAEDA軟件）來完成對軟件）來完成對系統(tǒng)硬件功能的實現(xiàn)系統(tǒng)硬件功能的實

5、現(xiàn)。 現(xiàn)代高新電子產(chǎn)品的設(shè)計和生產(chǎn)現(xiàn)代高新電子產(chǎn)品的設(shè)計和生產(chǎn)微電子技術(shù)和現(xiàn)代電子設(shè)計微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)相互促進(jìn)、相互推動又相互制約的兩個技術(shù)環(huán)節(jié)。技術(shù)相互促進(jìn)、相互推動又相互制約的兩個技術(shù)環(huán)節(jié)。 微電子技術(shù)：微電子技術(shù)：代表物理層在廣度、深度上硬件電路實現(xiàn)的發(fā)展；代表物理層在廣度、深度上硬件電路實現(xiàn)的發(fā)展； 現(xiàn)代電子設(shè)計技術(shù)：現(xiàn)代電子設(shè)計技術(shù)：反映現(xiàn)代先進(jìn)的理論、設(shè)計技術(shù)與最新計反映現(xiàn)代先進(jìn)的理論、設(shè)計技術(shù)與最新計算機(jī)軟件的有機(jī)融合和升華。算機(jī)軟件的有機(jī)融合和升華。 EDAEDA技術(shù)：技術(shù)：結(jié)合以上兩者，是兩個技術(shù)領(lǐng)域共同孕育的奇葩。結(jié)合以上兩者，是兩個技術(shù)領(lǐng)域共同孕育的奇葩。1.

6、1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 EDAEDA技術(shù)不再是某一學(xué)科的分支或某種新的技能技術(shù)，而是一門融合多技術(shù)不再是某一學(xué)科的分支或某種新的技能技術(shù)，而是一門融合多學(xué)科于一體，又滲透于各學(xué)科之中的綜合性學(xué)科。它打破了軟、硬件之間的學(xué)科于一體，又滲透于各學(xué)科之中的綜合性學(xué)科。它打破了軟、硬件之間的壁壘，使兩者合二為一。因此，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方壁壘，使兩者合二為一。因此，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。因此，向。因此，EDAEDA技術(shù)為現(xiàn)代電子理論和設(shè)計的表達(dá)與實現(xiàn)提供了可能性。技術(shù)為現(xiàn)代電子理論和設(shè)計的表達(dá)與實現(xiàn)提供了可能性。 硬件實現(xiàn)方面：硬件實現(xiàn)方面：融合大規(guī)模

7、集成電路制造、融合大規(guī)模集成電路制造、ICIC版圖設(shè)計、版圖設(shè)計、ASICASIC測試測試和封裝技術(shù)、和封裝技術(shù)、FPGAFPGA（Field Programmable Gate ArrayField Programmable Gate Array）和）和CPLDCPLD（Complex Complex Programmable Logic DesignProgrammable Logic Design）編程下載技術(shù)、自動測試技術(shù)等；）編程下載技術(shù)、自動測試技術(shù)等； 計算機(jī)輔助工程方面：計算機(jī)輔助工程方面：融合計算機(jī)輔助設(shè)計（融合計算機(jī)輔助設(shè)計（CADCAD）、計算機(jī)輔助制）、計算機(jī)輔助制造（

8、造（CAMCAM）、計算機(jī)輔助測試（）、計算機(jī)輔助測試（CATCAT）、計算機(jī)輔助工程（）、計算機(jī)輔助工程（CAECAE）技術(shù)以及多）技術(shù)以及多種計算機(jī)語言的設(shè)計概念；種計算機(jī)語言的設(shè)計概念； 現(xiàn)代電子學(xué)方面：現(xiàn)代電子學(xué)方面：容納了電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、容納了電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、嵌入式系統(tǒng)、計算機(jī)設(shè)計技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及微波技術(shù)等。嵌入式系統(tǒng)、計算機(jī)設(shè)計技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及微波技術(shù)等。1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 20世紀(jì)70年代 20世紀(jì)80年代20世紀(jì)90年代 EDA EDA技術(shù)豐富的內(nèi)容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)技術(shù)豐富的內(nèi)

9、容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，決定了其發(fā)展歷程同大規(guī)模集成電路設(shè)計技術(shù)、計算性，決定了其發(fā)展歷程同大規(guī)模集成電路設(shè)計技術(shù)、計算機(jī)輔助工程、可編程邏輯器件，以及電子設(shè)計技術(shù)和工藝機(jī)輔助工程、可編程邏輯器件，以及電子設(shè)計技術(shù)和工藝的發(fā)展是同步的。根據(jù)過去幾十年電子技術(shù)的發(fā)展歷程，的發(fā)展是同步的。根據(jù)過去幾十年電子技術(shù)的發(fā)展歷程，可以將可以將EDAEDA技術(shù)大致分為三個發(fā)展階段技術(shù)大致分為三個發(fā)展階段1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 2020世紀(jì)世紀(jì)7070年代年代 雙極工藝（雙極工藝（TTLTTL）、場效應(yīng)管（）、場效應(yīng)管（MOSMOS）工藝）工藝得到廣泛的應(yīng)用；得到廣泛的應(yīng)用； 可編

10、程邏輯技術(shù)及其器件可編程邏輯技術(shù)及其器件已經(jīng)問世，計算機(jī)得到廣泛應(yīng)用；已經(jīng)問世，計算機(jī)得到廣泛應(yīng)用； 7070年代后期年代后期，CADCAD的概念己見雛形的概念己見雛形，開始利用，開始利用計算機(jī)取代手工勞計算機(jī)取代手工勞動動，輔助輔助進(jìn)行集成電路版圖編輯、進(jìn)行集成電路版圖編輯、PCBPCB（印制電路板）布局布線等工作。（印制電路板）布局布線等工作。 2020世紀(jì)世紀(jì)8080年代年代 集成電路設(shè)計集成電路設(shè)計進(jìn)入進(jìn)入CMOS (CMOS (互補(bǔ)場效應(yīng)管）時代互補(bǔ)場效應(yīng)管）時代； 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件進(jìn)入商業(yè)應(yīng)用，相應(yīng)的進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計軟件輔助設(shè)計軟件也投入也投入使用；

11、使用； 8080年代末年代末, ,出現(xiàn)出現(xiàn)FPGAFPGA，CADCAD和和CAECAE技術(shù)應(yīng)用更為廣泛技術(shù)應(yīng)用更為廣泛，它們在，它們在PCBPCB設(shè)計的設(shè)計的多方面多方面擔(dān)任重要角色；尤其各種擔(dān)任重要角色；尤其各種硬件描述語言出現(xiàn)硬件描述語言出現(xiàn)及其在應(yīng)用和及其在應(yīng)用和標(biāo)準(zhǔn)化標(biāo)準(zhǔn)化方面方面的重大進(jìn)步，為電子設(shè)計自動化的重大進(jìn)步，為電子設(shè)計自動化奠定堅實基礎(chǔ)奠定堅實基礎(chǔ)。1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 2020世紀(jì)世紀(jì)9090年代年代 硬件描述語言的標(biāo)準(zhǔn)化進(jìn)一步確立，計算機(jī)輔助工程、輔助分硬件描述語言的標(biāo)準(zhǔn)化進(jìn)一步確立，計算機(jī)輔助工程、輔助分析和輔助設(shè)計在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用

12、；析和輔助設(shè)計在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用； 電子技術(shù)在多領(lǐng)域的市場和技術(shù)需求，使電子技術(shù)在多領(lǐng)域的市場和技術(shù)需求，使EDAEDA技術(shù)得以全新應(yīng)技術(shù)得以全新應(yīng)用和發(fā)展用和發(fā)展; ; 集成電路設(shè)計工藝步入超深亞微米階段，近千萬門的大規(guī)模可集成電路設(shè)計工藝步入超深亞微米階段，近千萬門的大規(guī)模可編程邏輯器件陸續(xù)面世，基于計算機(jī)技術(shù)的面向用戶的低成本大規(guī)模編程邏輯器件陸續(xù)面世，基于計算機(jī)技術(shù)的面向用戶的低成本大規(guī)模ASICASIC設(shè)計技術(shù)得以應(yīng)用，這些都促進(jìn)了設(shè)計技術(shù)得以應(yīng)用，這些都促進(jìn)了EDAEDA技術(shù)的形成和發(fā)展；技術(shù)的形成和發(fā)展； 兼容各種硬件實現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的兼容各種硬件實現(xiàn)

13、方案和支持標(biāo)準(zhǔn)硬件描述語言的EDAEDA工具軟工具軟件的研究和應(yīng)用，更有效地將件的研究和應(yīng)用，更有效地將EDAEDA技術(shù)推向成熟。技術(shù)推向成熟。1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 使電子設(shè)計成果漸以自主知識產(chǎn)權(quán)（使電子設(shè)計成果漸以自主知識產(chǎn)權(quán)（IPIP）的方）的方 式得以明確表達(dá)和確認(rèn)成為可能。式得以明確表達(dá)和確認(rèn)成為可能。 在仿真驗證和設(shè)計兩方面都支持標(biāo)準(zhǔn)硬件描述在仿真驗證和設(shè)計兩方面都支持標(biāo)準(zhǔn)硬件描述 語言的功能強(qiáng)大的語言的功能強(qiáng)大的EDAEDA軟件不斷推出。軟件不斷推出。 電子技術(shù)全方位進(jìn)入電子技術(shù)全方位進(jìn)入EDAEDA時代。時代。 電子領(lǐng)域各學(xué)科的界限更加模糊，更互為包容。電子領(lǐng)域

14、各學(xué)科的界限更加模糊，更互為包容。 更大規(guī)模的更大規(guī)模的FPGAFPGA和和CPLDCPLD器件不斷推出。器件不斷推出。 基于基于EDAEDA工具的用于工具的用于ASICASIC設(shè)計的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜設(shè)計的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IPIP 核模塊核模塊 。 在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域軟硬在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域軟硬IPIP核被廣泛應(yīng)用。核被廣泛應(yīng)用。 高效低成本高效低成本SOCSOC設(shè)計技術(shù)基本成熟。設(shè)計技術(shù)基本成熟。 復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。1.2EDA技術(shù)實現(xiàn)目標(biāo)技術(shù)實現(xiàn)目標(biāo) 利用利用EDAEDA技術(shù)進(jìn)行技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的最

15、后目標(biāo)電子系統(tǒng)設(shè)計的最后目標(biāo)，是，是完成專用集成電路完成專用集成電路ASICASIC或印制電路板（或印制電路板（PCB)PCB)的設(shè)計和實現(xiàn)（圖的設(shè)計和實現(xiàn)（圖1-11-1）。）。 PCBPCB（印制電路板）設(shè)計，是軟件設(shè)計；（印制電路板）設(shè)計，是軟件設(shè)計；ASICASIC是將電子應(yīng)用系統(tǒng)的是將電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指標(biāo)具體實現(xiàn)的硬件實體。既定功能和技術(shù)指標(biāo)具體實現(xiàn)的硬件實體。1.2EDA技術(shù)實現(xiàn)目標(biāo)技術(shù)實現(xiàn)目標(biāo) ASICASIC可以通過三種途徑來完成（圖可以通過三種途徑來完成（圖1-1)1-1) 1. 1. 可編程邏輯器件可編程邏輯器件 實現(xiàn)這一途徑的主流器件。特點(diǎn)是直接面向用戶，具有

16、極大的靈活性和通用實現(xiàn)這一途徑的主流器件。特點(diǎn)是直接面向用戶，具有極大的靈活性和通用性。性。FPGAFPGA和和CPLDCPLD的應(yīng)用是的應(yīng)用是EDA技術(shù)有機(jī)融合軟、硬件，自動設(shè)計與自動實現(xiàn)最典技術(shù)有機(jī)融合軟、硬件，自動設(shè)計與自動實現(xiàn)最典型的詮釋。型的詮釋。 2.2.半定制或全定制半定制或全定制ASICASIC 基于基于EDAEDA設(shè)計技術(shù)的半定制或全定制設(shè)計技術(shù)的半定制或全定制ASICASIC，統(tǒng)稱為，統(tǒng)稱為掩模掩模(Mask) ASIC(Mask) ASIC, ,或直接或直接稱稱ASICASIC。掩模。掩模ASICASIC大致分為大致分為3 3種種： （1 1）門陣列）門陣列ASICASI

17、C。門陣列芯片包括預(yù)定制的相連的門陣列芯片包括預(yù)定制的相連的PMOSPMOS和和NMOSNMOS晶體管行。晶體管行。門陣列有時也稱門陣列有時也稱掩?？删幊涕T陣列（掩?？删幊涕T陣列（MPGAMPGA）。但是。但是MPGAMPGA本身與本身與FPGAFPGA完全不同，它完全不同，它不是用戶可編程的，也不屬于可編程邏輯范疇，而是實際的不是用戶可編程的，也不屬于可編程邏輯范疇，而是實際的ASICASIC。MPGAMPGA出現(xiàn)在出現(xiàn)在FPGAFPGA之前，之前，F(xiàn)PGAFPGA技術(shù)源自技術(shù)源自MPGAMPGA。1.2EDA技術(shù)實現(xiàn)目標(biāo)技術(shù)實現(xiàn)目標(biāo) （2 2）標(biāo)準(zhǔn)單元）標(biāo)準(zhǔn)單元ASICASIC。目前大部分

18、目前大部分ASICASIC是是使用庫（使用庫（LibraryLibrary）中的不）中的不同大小的標(biāo)準(zhǔn)單元設(shè)計同大小的標(biāo)準(zhǔn)單元設(shè)計，這類芯片一般稱作，這類芯片一般稱作基于單元的集成電路基于單元的集成電路（Cell-Based Integrated CircuitsCell-Based Integrated Circuits，CBISCBIS）。）。 （3 3）全定制芯片。）全定制芯片。設(shè)計者對于電路的設(shè)計有設(shè)計者對于電路的設(shè)計有完全的控制權(quán)完全的控制權(quán)。 3. 3. 混合混合ASICASIC 混合混合ASICASIC（不是指數(shù)?；旌希ú皇侵笖?shù)?；旌螦SICASIC）主要指既具有面向用戶的）主要

19、指既具有面向用戶的FPGAFPGA可編程功能和邏輯資源可編程功能和邏輯資源，同時也含有可，同時也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊元模塊，如，如CPUCPU、 RAMRAM、ROMROM、硬件加法器、乘法器、鎖相環(huán)等。、硬件加法器、乘法器、鎖相環(huán)等。 可編程可編程ASICASIC與掩模與掩模ASICASIC相比，具有靈活多樣的可編程性。相比，具有靈活多樣的可編程性。1.3硬件描述語言硬件描述語言 HDL VHDLVerilog HDLSystemVerilogSystem C 在在EDAEDA設(shè)計中使用最多，也得到幾設(shè)計中使用最多，也得到幾乎所有的主流乎所有的主流

20、EDAEDA工具的支持工具的支持 這兩種這兩種HDLHDL語言還處于完善過程中，主語言還處于完善過程中，主要加強(qiáng)了系統(tǒng)驗證方面的功能。要加強(qiáng)了系統(tǒng)驗證方面的功能。 1.3硬件描述語言硬件描述語言 VHDLVHDL 電子設(shè)計主流硬件的描述語言之一，其英文全名是電子設(shè)計主流硬件的描述語言之一，其英文全名是VHISCVHISC（Very High Very High Speed Integrated CircuitSpeed Integrated Circuit）Hardware Description LanguageHardware Description Language，于，于1983198

21、3年由美國國防部（年由美國國防部（DOD)DOD)發(fā)起創(chuàng)建，由發(fā)起創(chuàng)建，由IEEE (The Institute of IEEE (The Institute of Electrical and Electronics Engineers) Electrical and Electronics Engineers) 進(jìn)一步發(fā)展并在進(jìn)一步發(fā)展并在19871987年作為年作為“IEEEIEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)1076”1076”（IEEE Std 1076IEEE Std 1076）發(fā)布。從此，）發(fā)布。從此，VHDLVHDL成為成為硬件描述語硬件描述語言的業(yè)界標(biāo)準(zhǔn)言的業(yè)界標(biāo)準(zhǔn)之一之一, ,并與并與Veri

22、logVerilog起逐步取代其他非標(biāo)準(zhǔn)硬件描述語言。起逐步取代其他非標(biāo)準(zhǔn)硬件描述語言。 19931993年年IEEEIEEE對對VHDLVHDL進(jìn)行修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)進(jìn)行修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了展了VHDLVHDL的內(nèi)容，的內(nèi)容，公布公布IEEE 1076-1993IEEE 1076-1993?，F(xiàn)在，?，F(xiàn)在，VHDLVHDL與與VerilogVerilog一樣作為一樣作為IEEEIEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDAEDA公司的支持，在電子工程領(lǐng)公司的支持，在電子工程領(lǐng)域域己成為事實上的通用硬件描述語言己成為事

23、實上的通用硬件描述語言。1.3硬件描述語言硬件描述語言 VHDLVHDL與具體硬件電路、設(shè)計平臺無關(guān)；具有良好的電路行為、系與具體硬件電路、設(shè)計平臺無關(guān)；具有良好的電路行為、系統(tǒng)描述的能力。統(tǒng)描述的能力。 與與VerilogVerilog相比，相比，VHDLVHDL的優(yōu)勢的優(yōu)勢 語法嚴(yán)謹(jǐn)。通過語法嚴(yán)謹(jǐn)。通過EDAEDA工具自動語法檢查，易排除設(shè)計疏忽。工具自動語法檢查，易排除設(shè)計疏忽。 很好的行為級描述能力和一定的系統(tǒng)級描述能力。很好的行為級描述能力和一定的系統(tǒng)級描述能力。 與與VerilogVerilog相比，相比，VHDLVHDL的不足的不足 代碼冗長。相同邏輯功能描述時，代碼冗長。相同邏

24、輯功能描述時，VerilogVerilog 的代碼比的代碼比VHDLVHDL少許多。少許多。 對數(shù)據(jù)類型匹配要求過于嚴(yán)格，編程耗時也較多；而對數(shù)據(jù)類型匹配要求過于嚴(yán)格，編程耗時也較多；而VerilogVerilog支支持自動持自動類型轉(zhuǎn)換，初學(xué)者容易入門。類型轉(zhuǎn)換，初學(xué)者容易入門。 無法直接用于集成電路底層建模。無法直接用于集成電路底層建模。 VHDLVHDL對版圖級、管子級這些對版圖級、管子級這些較為較為底層的描述級別幾乎不支持。底層的描述級別幾乎不支持。1.3硬件描述語言硬件描述語言 1.3硬件描述語言硬件描述語言 1.4 HDL綜合綜合 綜合綜合(Synthesis)(Synthesis

25、) 在電子設(shè)計領(lǐng)域中，綜合的概念可以表示為：在電子設(shè)計領(lǐng)域中，綜合的概念可以表示為：將用行為和功能層次表將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。 事實上，自上而下的設(shè)計過程中的每一步都可稱為一個綜合環(huán)節(jié)?，F(xiàn)事實上，自上而下的設(shè)計過程中的每一步都可稱為一個綜合環(huán)節(jié)?，F(xiàn)代電子設(shè)計過程通常代電子設(shè)計過程通常從高層次的行為描述開始，以底層的結(jié)構(gòu)甚至更低層從高層次的行為描述開始，以底層的結(jié)構(gòu)甚至更低層次描述結(jié)束，每個綜合步驟都是上一層次的轉(zhuǎn)換。次描述結(jié)束，每個綜合步驟都是上一層次的轉(zhuǎn)換。 (1)(1)自然

26、語言綜合：自然語言綜合：從自然語言轉(zhuǎn)換到從自然語言轉(zhuǎn)換到VHDLVHDL語言算法表述語言算法表述 ； (2)(2)行為綜合：行為綜合： 從算法表述轉(zhuǎn)換到寄存器傳輸級（從算法表述轉(zhuǎn)換到寄存器傳輸級（RTLRTL）表述，即從）表述，即從行為域到結(jié)構(gòu)域的綜合；行為域到結(jié)構(gòu)域的綜合； (3)(3)邏輯綜合：邏輯綜合：從從RTLRTL表述轉(zhuǎn)換到邏輯門表述轉(zhuǎn)換到邏輯門( (包括觸發(fā)器）的表述包括觸發(fā)器）的表述 ； (4)(4)版圖綜合或結(jié)構(gòu)綜合：版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖級表述（從邏輯門表示轉(zhuǎn)換到版圖級表述（ASICASIC設(shè)設(shè)計計) )，或轉(zhuǎn)換到，或轉(zhuǎn)換到FPGAFPGA的配置網(wǎng)表的配置

27、網(wǎng)表文件。文件。1.4 HDL綜合綜合 1.4 HDL綜合綜合 編譯器編譯器 將軟件程序翻譯成基于某種特定將軟件程序翻譯成基于某種特定CPUCPU的機(jī)器代碼，僅限于這種的機(jī)器代碼，僅限于這種CPUCPU而不能而不能移植，只能被動地為其特定的硬件電路所利用，脫離己有的硬件環(huán)境（移植，只能被動地為其特定的硬件電路所利用，脫離己有的硬件環(huán)境（CPUCPU）機(jī)器代碼將失去意義。此外，編譯器作為一種軟件的運(yùn)行，編譯過程基本屬機(jī)器代碼將失去意義。此外，編譯器作為一種軟件的運(yùn)行，編譯過程基本屬于一一對應(yīng)式的、機(jī)械轉(zhuǎn)換式的于一一對應(yīng)式的、機(jī)械轉(zhuǎn)換式的“翻譯翻譯”行為。行為。 綜合器綜合器 (1) (1) 綜合

28、器轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件。這種滿足原設(shè)計程綜合器轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件。這種滿足原設(shè)計程序功能描述的電路結(jié)構(gòu)不依賴任何特定硬件環(huán)境，可獨(dú)立存在，并能輕易地序功能描述的電路結(jié)構(gòu)不依賴任何特定硬件環(huán)境，可獨(dú)立存在，并能輕易地被移植到任何通用硬件環(huán)境中，如被移植到任何通用硬件環(huán)境中，如ASICASIC、 FPGAFPGA等；等； (2) (2) 具有明顯的能動性（例如狀態(tài)機(jī)的優(yōu)化），在將硬件描述語言表達(dá)具有明顯的能動性（例如狀態(tài)機(jī)的優(yōu)化），在將硬件描述語言表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，并非機(jī)械式的一一對應(yīng)式地的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，并非機(jī)械式

29、的一一對應(yīng)式地“翻譯翻譯”，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方案完成電路結(jié)構(gòu)的設(shè)計。優(yōu)的方案完成電路結(jié)構(gòu)的設(shè)計。 對相同的對相同的VHDLVHDL表述，綜合器可用不同電路結(jié)構(gòu)實現(xiàn)相同的功能表述，綜合器可用不同電路結(jié)構(gòu)實現(xiàn)相同的功能。1.4 HDL綜合綜合 VHDLVHDL描述：描述：強(qiáng)調(diào)電路的行為和功能，強(qiáng)調(diào)電路的行為和功能，而不是電路如何實現(xiàn)；而不是電路如何實現(xiàn)； 綜合器的任務(wù)：綜合器的任務(wù)：選擇電路的實現(xiàn)方案。選擇電路的實現(xiàn)方案。綜合器會自動選擇一種能充分滿足各項約綜合器會自動選擇一種能充分滿足各項約束條

30、件且成本最低的實現(xiàn)方案。對于相同束條件且成本最低的實現(xiàn)方案。對于相同的的VHDLVHDL源代碼，不同的源代碼，不同的HDLHDL綜合器可能綜合綜合器可能綜合出在結(jié)構(gòu)和功能上并不完全相同的電路系出在結(jié)構(gòu)和功能上并不完全相同的電路系統(tǒng)。統(tǒng)。 綜合器綜合器接受接受VHDLVHDL程序并綜合前程序并綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫的信息，并獲得諸多優(yōu)化綜合的約束條件，如的工藝庫的信息，并獲得諸多優(yōu)化綜合的約束條件，如圖圖1-31-3所示。所示。 約束條件分三種：約束條件分三種：設(shè)計規(guī)則、時間約束、面積約束設(shè)計規(guī)則、時間約束、面積約束。通常，

31、。通常，時間約束的優(yōu)先時間約束的優(yōu)先級高于面積約束。級高于面積約束。 1.5 自頂向下的設(shè)計技術(shù)自頂向下的設(shè)計技術(shù) 自底向上設(shè)計技術(shù)自底向上設(shè)計技術(shù) 傳統(tǒng)電子設(shè)計技術(shù)，多數(shù)屬于手工設(shè)計技術(shù)（如：數(shù)字電路設(shè)計傳統(tǒng)電子設(shè)計技術(shù)，多數(shù)屬于手工設(shè)計技術(shù)（如：數(shù)字電路設(shè)計技術(shù)技術(shù)) )，通常是自底向上設(shè)計。例如，對于一般電子系統(tǒng)的設(shè)計，必，通常是自底向上設(shè)計。例如，對于一般電子系統(tǒng)的設(shè)計，必須首先決定使用的器件類別和規(guī)格；然后是構(gòu)成多個功能模塊；最后須首先決定使用的器件類別和規(guī)格；然后是構(gòu)成多個功能模塊；最后利用它們完成整個系統(tǒng)的設(shè)計。利用它們完成整個系統(tǒng)的設(shè)計。 對于對于ASICASIC設(shè)計，則是根據(jù)

32、系統(tǒng)的功能要求，首先從繪制硅片版圖設(shè)計，則是根據(jù)系統(tǒng)的功能要求，首先從繪制硅片版圖開始，逐級向上，直至系統(tǒng)級的設(shè)計。開始，逐級向上，直至系統(tǒng)級的設(shè)計。 自底向上設(shè)計方法的特點(diǎn)：自底向上設(shè)計方法的特點(diǎn)：必須首先關(guān)注并致力于解決系統(tǒng)最底必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問題；在整層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問題；在整個逐級設(shè)計和測試過程中，始終必須顧及具體目標(biāo)器件的技術(shù)細(xì)節(jié)。個逐級設(shè)計和測試過程中，始終必須顧及具體目標(biāo)器件的技術(shù)細(xì)節(jié)。該設(shè)計方法是一種低效、低可靠性、費(fèi)時費(fèi)力、且成本高昂的設(shè)計方該設(shè)計方法是一種低效、低可靠性、費(fèi)時

33、費(fèi)力、且成本高昂的設(shè)計方案。案。1.5 自頂向下的設(shè)計技術(shù)自頂向下的設(shè)計技術(shù) 自頂向下設(shè)計技術(shù)自頂向下設(shè)計技術(shù) EDAEDA技術(shù)的首選設(shè)計方法，是技術(shù)的首選設(shè)計方法，是ASIC ASIC 或或FPGAFPGA開發(fā)的主要設(shè)計手段。開發(fā)的主要設(shè)計手段。 一個項目的設(shè)計過程：一個項目的設(shè)計過程：包括從自然語言說明到包括從自然語言說明到HDLHDL的系統(tǒng)行為描述，的系統(tǒng)行為描述，從系統(tǒng)的分解、從系統(tǒng)的分解、RTLRTL模型的建立、門級模型產(chǎn)生到最終的可以物理布線實模型的建立、門級模型產(chǎn)生到最終的可以物理布線實現(xiàn)的底層電路，就是現(xiàn)的底層電路，就是從高抽象級別到低抽象級別的整個設(shè)計周期從高抽象級別到低抽象

34、級別的整個設(shè)計周期。整個設(shè)。整個設(shè)計過程計過程基本由計算機(jī)自動完成基本由計算機(jī)自動完成，人為介入很少。，人為介入很少。 （1 1）設(shè)計下一步基于當(dāng)前設(shè)計，對問題作修改不妨礙整體設(shè)計效率；設(shè)計下一步基于當(dāng)前設(shè)計，對問題作修改不妨礙整體設(shè)計效率； （2 2）HDLHDL設(shè)計可移植、設(shè)計可移植、EDAEDA平臺通用以及與硬件結(jié)構(gòu)無關(guān)，使得前期平臺通用以及與硬件結(jié)構(gòu)無關(guān)，使得前期設(shè)計極易應(yīng)用于新的設(shè)計項目。設(shè)計極易應(yīng)用于新的設(shè)計項目。 （3 3）系統(tǒng)可被分解為多模塊的集合，各獨(dú)立模塊可分別指派不同的系統(tǒng)可被分解為多模塊的集合，各獨(dú)立模塊可分別指派不同的工作小組同時設(shè)計，最后將不同模塊集成為最終系統(tǒng)模型

35、，對其進(jìn)行綜合工作小組同時設(shè)計，最后將不同模塊集成為最終系統(tǒng)模型，對其進(jìn)行綜合測試和評價。測試和評價。 1.5 自頂向下的設(shè)計技術(shù)自頂向下的設(shè)計技術(shù) 圖圖1-41-4給出了自頂向下設(shè)計流程的框圖說明，它包括如下設(shè)計階段：給出了自頂向下設(shè)計流程的框圖說明，它包括如下設(shè)計階段： 1.6 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢 傳統(tǒng)的數(shù)字電子系統(tǒng)或傳統(tǒng)的數(shù)字電子系統(tǒng)或ICIC設(shè)計設(shè)計 手工設(shè)計占了較大的比例。手工設(shè)計占了較大的比例。手工設(shè)計手工設(shè)計一般先按電子系統(tǒng)的具體功能要求一般先按電子系統(tǒng)的具體功能要求進(jìn)行進(jìn)行功能劃分功能劃分，然后畫出每個，然后畫出每個子模塊真值表子模塊真值表，用卡諾圖進(jìn)行，用卡諾圖進(jìn)行邏

36、輯簡化邏輯簡化，寫出，寫出布爾表達(dá)式布爾表達(dá)式，畫出相應(yīng)的，畫出相應(yīng)的邏輯線路圖邏輯線路圖，再據(jù)此，再據(jù)此選擇元器件選擇元器件，設(shè)計電路板設(shè)計電路板，最，最后進(jìn)行后進(jìn)行實測與調(diào)試實測與調(diào)試。 手工設(shè)計方法的缺點(diǎn)是明顯的。手工設(shè)計方法的缺點(diǎn)是明顯的。 復(fù)雜電路的復(fù)雜電路的設(shè)計和調(diào)試都十分困難設(shè)計和調(diào)試都十分困難。 由于無法進(jìn)行硬件系統(tǒng)仿真，如果某一過程存在錯誤，由于無法進(jìn)行硬件系統(tǒng)仿真，如果某一過程存在錯誤，査找和修改査找和修改十分困難十分困難。 設(shè)計過程中產(chǎn)生設(shè)計過程中產(chǎn)生大量文檔，不易管理大量文檔，不易管理。 對于對于ICIC設(shè)計而言，設(shè)計設(shè)計而言，設(shè)計實現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)實現(xiàn)過程

37、與具體生產(chǎn)工藝直接相關(guān)，因此，因此可可移植性差移植性差。 只有在只有在設(shè)計出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實測設(shè)計出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實測。 1.6 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢 EDAEDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢 1. 1.保證設(shè)計過程的正確性，大大降低成本、縮短周期。保證設(shè)計過程的正確性，大大降低成本、縮短周期。由計算機(jī)模擬驗證電由計算機(jī)模擬驗證電子設(shè)計的各個階段、各個層次。子設(shè)計的各個階段、各個層次。 2.2.有各類庫的支持。有各類庫的支持。如模擬庫、綜合庫、版圖庫、測試庫等。如模擬庫、綜合庫、版圖庫、測試庫等。 3.3.極大地簡化設(shè)計文檔的管理。極大地簡化設(shè)計文檔的管理。某些某些HDL

38、HDL是文檔型的語言（如是文檔型的語言（如VHDL) VHDL) 。 4.4.日益強(qiáng)大的邏輯設(shè)計仿真測試技術(shù)。日益強(qiáng)大的邏輯設(shè)計仿真測試技術(shù)。只需通過計算機(jī)，就能完成一系列準(zhǔn)只需通過計算機(jī)，就能完成一系列準(zhǔn)確的測試與仿真；還能對目標(biāo)器件進(jìn)行邊界掃描測試。確的測試與仿真；還能對目標(biāo)器件進(jìn)行邊界掃描測試。 5.5.設(shè)計者擁有完全的自主權(quán)。設(shè)計者擁有完全的自主權(quán)。EDAEDA技術(shù)的設(shè)計，既可用不同來源的通用技術(shù)的設(shè)計，既可用不同來源的通用FPGA/CPLDFPGA/CPLD實現(xiàn)，也可直接以實現(xiàn)，也可直接以ASICASIC來實現(xiàn)。來實現(xiàn)。 6.6.良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。良好

39、的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。EDAEDA軟件平臺支軟件平臺支持任何標(biāo)準(zhǔn)化的設(shè)計語言，它的設(shè)計成果具備通用性。持任何標(biāo)準(zhǔn)化的設(shè)計語言，它的設(shè)計成果具備通用性。 7.7.能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。 8.8.計算機(jī)在計算機(jī)在EDAEDA技術(shù)中得到全方位應(yīng)用。技術(shù)中得到全方位應(yīng)用。自動設(shè)計整個流程、各個設(shè)計層次自動設(shè)計整個流程、各個設(shè)計層次上完成不同內(nèi)容的仿真模擬、系統(tǒng)板設(shè)計結(jié)束對硬件系統(tǒng)進(jìn)行測試。上完成不同內(nèi)容的仿真模擬、系統(tǒng)板設(shè)計結(jié)束對硬件系統(tǒng)進(jìn)行測試。1.7 EDA設(shè)計流程設(shè)計流程 圖圖1-51-5是基于是基

40、于EDAEDA軟件的軟件的FPGA/CPLDFPGA/CPLD開發(fā)流程框圖開發(fā)流程框圖。對于目前流行的。對于目前流行的EDAEDA工具軟件，該設(shè)計流程工具軟件，該設(shè)計流程具有一般性具有一般性。1.7 EDA設(shè)計流程設(shè)計流程 1.1.圖形輸入圖形輸入 通常包括通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。三種常用方法。 狀態(tài)圖輸入：狀態(tài)圖輸入：用繪圖的方法，用繪圖的方法，在在EDAEDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由然后由EDAEDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路

41、網(wǎng)表編譯綜合成電路網(wǎng)表。 波形圖輸入：波形圖輸入：將待設(shè)計的電路看成是一個黑盒子，只需將待設(shè)計的電路看成是一個黑盒子，只需告訴告訴EDAEDA工具電路工具電路的輸入和輸出時序波形圖的輸入和輸出時序波形圖，EDAEDA工具即能據(jù)此完成黑盒子電路的設(shè)計。工具即能據(jù)此完成黑盒子電路的設(shè)計。 原理圖輸入：原理圖輸入：在在EDAEDA軟件的圖形編輯界面上軟件的圖形編輯界面上繪制能完成特定功能的電路原繪制能完成特定功能的電路原理圖理圖。原理圖由邏輯器件。原理圖由邏輯器件( (符號）和連接線構(gòu)成，圖中的邏輯器件可以是符號）和連接線構(gòu)成，圖中的邏輯器件可以是EDAEDA軟件庫中預(yù)制的功能模塊，如與門、非門、或

42、門、觸發(fā)器以及各種含軟件庫中預(yù)制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種含7474系列系列器件功能的宏功能塊，甚至還有一些類似于器件功能的宏功能塊，甚至還有一些類似于IPIP的功能塊。當(dāng)原理圖編輯繪制的功能塊。當(dāng)原理圖編輯繪制完成后，原理圖編輯器將對輸入的圖形文件進(jìn)行排錯，完成后，原理圖編輯器將對輸入的圖形文件進(jìn)行排錯， 之后再將其編譯成之后再將其編譯成適用于邏輯綜合的網(wǎng)表文件。適用于邏輯綜合的網(wǎng)表文件。1.7 EDA設(shè)計流程設(shè)計流程 1 1）由于圖形設(shè)計并未標(biāo)準(zhǔn)化，因此圖形文件兼容性差，難以交換和管理。）由于圖形設(shè)計并未標(biāo)準(zhǔn)化，因此圖形文件兼容性差，難以交換和管理。 （2 2）隨著電路

43、設(shè)計規(guī)模的擴(kuò)大，原理圖輸入描述方式必然引起一系列難以克服）隨著電路設(shè)計規(guī)模的擴(kuò)大，原理圖輸入描述方式必然引起一系列難以克服的困難，如電路功能原理的易讀性下降，錯誤排查困難，整體調(diào)整和結(jié)構(gòu)升級的困難，如電路功能原理的易讀性下降，錯誤排查困難，整體調(diào)整和結(jié)構(gòu)升級困難。困難。 （3 3）由于原理圖中已確定設(shè)計系統(tǒng)的基本電路結(jié)構(gòu)和元件，留給綜合器和適配）由于原理圖中已確定設(shè)計系統(tǒng)的基本電路結(jié)構(gòu)和元件，留給綜合器和適配器的優(yōu)化選擇空間十分有限，因此難以實現(xiàn)綜合優(yōu)化。器的優(yōu)化選擇空間十分有限，因此難以實現(xiàn)綜合優(yōu)化。 （4 4）在設(shè)計中，由于必須直接面對硬件模塊的選用，因此行為模型的建立無從）在設(shè)計中，由于

44、必須直接面對硬件模塊的選用，因此行為模型的建立無從談起，無法實現(xiàn)真實意義上的自頂向下的設(shè)計方案。談起，無法實現(xiàn)真實意義上的自頂向下的設(shè)計方案。 原理圖表達(dá)的優(yōu)點(diǎn)：原理圖表達(dá)的優(yōu)點(diǎn)： 不需要增加新的相關(guān)知識（諸如不需要增加新的相關(guān)知識（諸如HDLHDL等），設(shè)計過程形象直觀，適用于初學(xué)或等），設(shè)計過程形象直觀，適用于初學(xué)或教學(xué)演示等。教學(xué)演示等。1.7 EDA設(shè)計流程設(shè)計流程 1.7.1 1.7.1 設(shè)計輸入（原理圖設(shè)計輸入（原理圖/HDL/HDL文本編輯）文本編輯） 2. HDL2. HDL文本輸入文本輸入 這種方式與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本一致這種方式與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基

45、本一致。就是將使用了某種。就是將使用了某種硬件描述語言的電路設(shè)計文本，如硬件描述語言的電路設(shè)計文本，如HDLHDL或或VerilogVerilog HDL HDL的源程序，進(jìn)行編輯輸入。的源程序，進(jìn)行編輯輸入。 應(yīng)用應(yīng)用HDLHDL的文本輸入方法的文本輸入方法克服了原理圖輸入法存在的所有弊端克服了原理圖輸入法存在的所有弊端，為，為EDAEDA技術(shù)技術(shù)的應(yīng)用和發(fā)展打開了一個廣闊的天地。當(dāng)然，在一定的條件下，情況會有所改的應(yīng)用和發(fā)展打開了一個廣闊的天地。當(dāng)然，在一定的條件下，情況會有所改變。目前，有些變。目前，有些EDAEDA輸入工具可以把圖形的直觀與輸入工具可以把圖形的直觀與HDLHDL的優(yōu)勢結(jié)

46、合起來。例如：的優(yōu)勢結(jié)合起來。例如： （1 1）狀態(tài)圖輸入方式：狀態(tài)圖輸入方式：用圖形化狀態(tài)機(jī)輸入工具，用圖形化狀態(tài)機(jī)輸入工具，用圖形的方式表示狀態(tài)用圖形的方式表示狀態(tài)圖；圖；當(dāng)填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，當(dāng)填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，自動生成自動生成VerilogVerilog/VHDL/VHDL程序。程序。 （2 2）原理圖輸入方式：）原理圖輸入方式：連接用連接用HDLHDL描述的各個電路模塊，描述的各個電路模塊，直觀表示系統(tǒng)總直觀表示系統(tǒng)總體框架體框架，再用自動，再用自動HDLHDL生成工具生成工具生成相應(yīng)的生成相應(yīng)的VHDLVHDL或或Ver

47、ilogVerilog程序。程序。 總體看，純總體看，純HDLHDL輸入設(shè)計仍是最基本、最有效和最通用的輸入方法輸入設(shè)計仍是最基本、最有效和最通用的輸入方法1.7 EDA設(shè)計流程設(shè)計流程 1.7.2 1.7.2 綜合綜合 綜合過程綜合過程將把軟件設(shè)計的將把軟件設(shè)計的HDLHDL描述與硬件結(jié)構(gòu)掛鉤，描述與硬件結(jié)構(gòu)掛鉤，是文字描述與硬件實是文字描述與硬件實現(xiàn)的一座橋梁現(xiàn)的一座橋梁，是將電路的，是將電路的高級語言高級語言( (如行為描述）轉(zhuǎn)換成低級如行為描述）轉(zhuǎn)換成低級、可與、可與FPGA/CPLDFPGA/CPLD的基本結(jié)構(gòu)相映射的的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序網(wǎng)表文件或程序。 在綜合后，綜合器

48、一般都可以在綜合后，綜合器一般都可以生成一種或多種文件格式網(wǎng)表文件生成一種或多種文件格式網(wǎng)表文件，如，如EDIFEDIF、VHDLVHDL、VerilogVerilog、VQMVQM等標(biāo)準(zhǔn)格式，在這種網(wǎng)表文件中用各自的格式描述電路的等標(biāo)準(zhǔn)格式，在這種網(wǎng)表文件中用各自的格式描述電路的結(jié)構(gòu)。如：在結(jié)構(gòu)。如：在VHDLVHDL網(wǎng)表文件采用網(wǎng)表文件采用VHDLVHDL的語法，用結(jié)構(gòu)描述的風(fēng)格重新詮釋綜合的語法，用結(jié)構(gòu)描述的風(fēng)格重新詮釋綜合后的電路結(jié)構(gòu)。后的電路結(jié)構(gòu)。 整個綜合過程整個綜合過程就是將設(shè)計者就是將設(shè)計者在在EDAEDA平臺上編輯輸入平臺上編輯輸入的的HDLHDL文本、原理圖或狀文本、原理圖

49、或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。它的功能就是將。它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，成為相應(yīng)的映射成為相應(yīng)的映射關(guān)系關(guān)系，但這種，但這種映射不是唯一映射不是唯一的，的， 并且并且綜合優(yōu)化也不是單方向綜合優(yōu)化也不是單方向，為達(dá)到速度、，為達(dá)到速度、面積、性能的要求，往往需要對綜合加以約束，稱為面積、性

50、能的要求，往往需要對綜合加以約束，稱為綜合約束綜合約束。1.7 EDA設(shè)計流程設(shè)計流程 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如如JEDECJEDEC、JAMJAM、SOFSOF、POFPOF格式的文件。適配所選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器格式的文件。適配所選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。通常，件系列。通常，EDAEDA軟件中的綜合器可由專業(yè)的第三方軟件中的綜合器可由專業(yè)的第三方EDAEDA公司提

51、供，而適公司提供，而適配器（結(jié)構(gòu)綜合器）則需由配器（結(jié)構(gòu)綜合器）則需由FPGA/CPLDFPGA/CPLD供應(yīng)商提供。供應(yīng)商提供。因為適配器的適配對因為適配器的適配對象直接與器件的結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。象直接與器件的結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。 適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真測試，同時適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真測試，

52、同時產(chǎn)生可用于編程的文件。產(chǎn)生可用于編程的文件。 1.7.3 1.7.3 適配適配1.7 EDA設(shè)計流程設(shè)計流程 1.7.4 1.7.4 時序仿真與功能仿真時序仿真與功能仿真 編程編程下載前，必須利用下載前，必須利用EDAEDA工具對適配生成的結(jié)果進(jìn)行模擬測試（仿真），工具對適配生成的結(jié)果進(jìn)行模擬測試（仿真），以驗證設(shè)計正確性，排除錯誤。以驗證設(shè)計正確性，排除錯誤。圖圖1-51-5所示所示的的時序與功能門級仿真通常由公司時序與功能門級仿真通常由公司的的EDAEDA開發(fā)工具直接提供開發(fā)工具直接提供（當(dāng)然也可以選用第三方的（當(dāng)然也可以選用第三方的專業(yè)仿真工具專業(yè)仿真工具），它可以），它可以完成完成

53、兩種不同級別的仿真測試：兩種不同級別的仿真測試： （1 1）功能仿真：）功能仿真：直接對直接對HDLHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬測試模擬，了解其實現(xiàn)的功能是否滿足原設(shè)計的要求。，了解其實現(xiàn)的功能是否滿足原設(shè)計的要求。仿真過程可不涉及任何仿真過程可不涉及任何具體器件的硬件特性具體器件的硬件特性，甚至不經(jīng)歷綜合與適配階段，在設(shè)計項目編輯編譯后即，甚至不經(jīng)歷綜合與適配階段，在設(shè)計項目編輯編譯后即可進(jìn)入門級仿真器進(jìn)行模擬測試?？蛇M(jìn)入門級仿真器進(jìn)行模擬測試。 （2 2）時序仿真：）時序仿真：接近真實器件運(yùn)行特性的仿真接近真實器件運(yùn)行特性的

54、仿真，仿真文件中已包含了器件，仿真文件中已包含了器件硬件特性參數(shù)，因而硬件特性參數(shù)，因而仿真精度高仿真精度高。時序仿真的文件必須來自針對具體器件的綜。時序仿真的文件必須來自針對具體器件的綜合器與適配器，綜合后所得的合器與適配器，綜合后所得的EDIFEDIF、 VQMVQM等網(wǎng)表文件通常作為等網(wǎng)表文件通常作為FPGAFPGA適配器的輸適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。入文件，產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。1.7 EDA設(shè)計流程設(shè)計流程 1.7.5 1.7.5 編程下載編程下載 1.7.6 1.7.6 硬件測試硬件測試 把適配后生成的下載或配置文件，通

55、過編程器或編程電纜向把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGAFPGA或或CPLDCPLD下載下載，以便進(jìn)行硬件調(diào)試和驗證（，以便進(jìn)行硬件調(diào)試和驗證（Hardware DebuggingHardware Debugging）。通常，）。通常，將將對對CPLDCPLD的下載稱為的下載稱為編程（編程（ProgramProgram），），對對FPGAFPGA中的中的SRAMSRAM直接下直接下載稱為載稱為配置（配置（ConfigueConfigue）。）。但對于但對于反熔絲結(jié)構(gòu)和反熔絲結(jié)構(gòu)和FlashFlash結(jié)構(gòu)的結(jié)構(gòu)的FPGAFPGA的下載和對的下載和對FPGAFPGA的專用配

56、置的專用配置ROMROM的下載的下載仍稱為編程仍稱為編程。當(dāng)然也有根據(jù)下載方式分類的。當(dāng)然也有根據(jù)下載方式分類的。 最后，最后，將含有載入了設(shè)計文件的將含有載入了設(shè)計文件的FPGAFPGA或或CPLDCPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況試，最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，改，以排除錯誤，改進(jìn)設(shè)計。進(jìn)設(shè)計。1.8ASIC及其設(shè)計流程及其設(shè)計流程 1.8.1 ASIC1.8.1 ASIC設(shè)計簡介設(shè)計簡介 ASIC ASIC是相對于通用集成電路而言，指是相對于通用集成電路而言，指用于某一專門用途的集成電用于某一專門用途

57、的集成電路器件路器件。ASICASIC分類：分類：數(shù)字?jǐn)?shù)字ASICASIC、模擬、模擬ASICASIC和數(shù)?；旌虾蛿?shù)模混合ASICASIC，如圖如圖1-61-6所示。所示。 對于對于數(shù)字?jǐn)?shù)字ASICASIC，其設(shè)計方法有多種。按版圖結(jié)構(gòu)及制造方法分，有，其設(shè)計方法有多種。按版圖結(jié)構(gòu)及制造方法分，有半半定制定制（Semi-customSemi-custom）和）和全定制全定制（Full-customFull-custom）兩種實現(xiàn)方法（圖）兩種實現(xiàn)方法（圖1-7)1-7)。1.8ASIC及其設(shè)計流程及其設(shè)計流程 1.8.1 ASIC1.8.1 ASIC設(shè)計簡介設(shè)計簡介 全定制法全定制法 一種基于

58、晶體管級的、手工設(shè)計版圖的制造方法。一種基于晶體管級的、手工設(shè)計版圖的制造方法。設(shè)計者需要使用設(shè)計者需要使用全定制版圖設(shè)計工具來完成，設(shè)計者必須考慮晶體管版圖的尺寸、位置、全定制版圖設(shè)計工具來完成，設(shè)計者必須考慮晶體管版圖的尺寸、位置、互連線等技術(shù)細(xì)節(jié)，互連線等技術(shù)細(xì)節(jié)， 并據(jù)此確定整個電路的布局布線，以使設(shè)計的芯片并據(jù)此確定整個電路的布局布線，以使設(shè)計的芯片的性能、面積、功耗、成本達(dá)到最優(yōu)。顯然，全定制設(shè)計中的性能、面積、功耗、成本達(dá)到最優(yōu)。顯然，全定制設(shè)計中人工參與工人工參與工作量大，設(shè)計周期長，易出錯作量大，設(shè)計周期長，易出錯。然而，利用全定制方法設(shè)計的電路，。然而，利用全定制方法設(shè)計的

59、電路，面面積利用率最高，性能較好，功耗較低，有利于降低設(shè)計成本，提高芯片積利用率最高，性能較好，功耗較低，有利于降低設(shè)計成本，提高芯片的集成度和工作速度，以及降低功耗。的集成度和工作速度，以及降低功耗。在通用在通用中小規(guī)模集成電路中小規(guī)模集成電路設(shè)計、設(shè)計、模擬集成電路模擬集成電路（包括射頻級集成器件）設(shè)計以及有特殊性能要求和功耗（包括射頻級集成器件）設(shè)計以及有特殊性能要求和功耗要求的電路或處理器中的要求的電路或處理器中的特殊功能模塊電路特殊功能模塊電路的設(shè)計中被廣泛采用。的設(shè)計中被廣泛采用。1.8ASIC及其設(shè)計流程及其設(shè)計流程 1.8.1 ASIC1.8.1 ASIC設(shè)計簡介設(shè)計簡介半定制

60、法半定制法 一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。按邏輯實現(xiàn)的方式不同，降低設(shè)計成本，提高設(shè)計正確率。按邏輯實現(xiàn)的方式不同，半定制法半定制法可再分為：可再分為：門陣列法、標(biāo)準(zhǔn)單元法、可編程邏輯器件法。門陣列法、標(biāo)準(zhǔn)單元法、可編程邏輯器件法。 （1 1）門陣列（）門陣列（Gate ArrayGate Array）法：）法：是較早使用的一種是較早使用的一種ASICASIC設(shè)計方法，設(shè)計方法，又稱為又稱為母片（母片（Master SliceMaster Slice）法）法。 （2 2）標(biāo)準(zhǔn)單元（）