2.1-理解常用中規(guī)模集成編碼器ppt課件

1、4.1 編碼器編碼器所謂編碼就是賦予選定的一系列二進(jìn)制代碼以所謂編碼就是賦予選定的一系列二進(jìn)制代碼以固定的含義。（從碼的角度看）固定的含義。（從碼的角度看）給輸入信號一個(gè)特定代碼。（從信號角度看）給輸入信號一個(gè)特定代碼。（從信號角度看）n個(gè)二進(jìn)制代碼個(gè)二進(jìn)制代碼n位二進(jìn)制數(shù)有位二進(jìn)制數(shù)有2n種不種不同的組合，可以表示同的組合，可以表示2n個(gè)信號。個(gè)信號。一、二進(jìn)制編碼器一、二進(jìn)制編碼器將一系列信號狀態(tài)編制成二進(jìn)制代碼。將一系列信號狀態(tài)編制成二進(jìn)制代碼。（一（一3位二進(jìn)制編碼器位二進(jìn)制編碼器例：用與非門組成三位二進(jìn)制編碼器例：用與非門組成三位二進(jìn)制編碼器設(shè)八個(gè)輸入端為設(shè)八個(gè)輸入端為I0I7，八個(gè)

2、信號，與之對應(yīng)的，八個(gè)信號，與之對應(yīng)的輸出設(shè)為輸出設(shè)為Y0、Y1、Y2，共三位二進(jìn)制數(shù)。，共三位二進(jìn)制數(shù)。設(shè)計(jì)編碼器的過程與設(shè)計(jì)一般的組合邏輯電路設(shè)計(jì)編碼器的過程與設(shè)計(jì)一般的組合邏輯電路相同，首先要列出真值表，然后寫出邏輯表達(dá)式并相同，首先要列出真值表，然后寫出邏輯表達(dá)式并進(jìn)行化簡，最后畫出邏輯圖。進(jìn)行化簡，最后畫出邏輯圖。輸入 輸 出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 輸入輸入8個(gè)互斥的信號個(gè)互斥的信號輸出輸出3位二進(jìn)制代碼位二進(jìn)制代碼753175310763276

3、321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達(dá)達(dá)式式邏輯圖邏輯圖存在問題：幾個(gè)輸入信號同時(shí)出現(xiàn)，輸出將變成不確定存在問題：幾個(gè)輸入信號同時(shí)出現(xiàn)，輸出將變成不確定解決辦法：不同的信號給予不同的優(yōu)先級解決辦法：不同的信號給予不同的優(yōu)先級（二（二3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器

4、優(yōu)先編碼器：允許幾個(gè)信號同時(shí)輸入，但優(yōu)先編碼器：允許幾個(gè)信號同時(shí)輸入，但電路只對其中優(yōu)先級別最高的進(jìn)行編碼，不理睬電路只對其中優(yōu)先級別最高的進(jìn)行編碼，不理睬級別低的信號。級別低的信號。 實(shí)用優(yōu)先編碼器實(shí)用優(yōu)先編碼器7414874148）：在普通編碼器的基礎(chǔ)）：在普通編碼器的基礎(chǔ)上再增加三個(gè)控制端和兩個(gè)電源端，并用負(fù)邏輯電路實(shí)上再增加三個(gè)控制端和兩個(gè)電源端，并用負(fù)邏輯電路實(shí)現(xiàn)，詳細(xì)參見教材第現(xiàn)，詳細(xì)參見教材第129129頁的圖頁的圖4.1.34.1.33位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2

5、 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式邏輯圖

6、邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器 如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。（三集成（三集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5

7、4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148ST (EI)為使能輸入端，低電平有效。YS (EO)為使能輸出端，通常接至低位芯片的端。YS 和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX (GS)為擴(kuò)展輸出端，是控制標(biāo)志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1

8、1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸入：邏輯輸入：邏輯0(0(低電平有效低電平有效輸出：邏輯輸出：邏輯0(0(低電平有效低電平有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1

9、 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降 二、二二、二 - - 十進(jìn)制編碼器十進(jìn)制編碼器將十個(gè)狀態(tài)對應(yīng)于十進(jìn)制的十個(gè)代碼編制成將十個(gè)狀態(tài)對應(yīng)于十進(jìn)制的十個(gè)代碼編制成BCD碼。碼。十個(gè)輸入十個(gè)輸入需要幾位輸出？需要幾位輸出？四位四位輸入：輸入：I0 I9。輸出：輸出：F3 F0（一（一8241BCD碼編碼器碼編碼器輸入 F3 F2 F1

10、 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 真值表真值表輸入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 98983IIIIF76542IIIIF 76321IIIIF 975310IIIIIF 邏輯圖略邏輯圖略I9

11、 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0（二（二8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降邏輯表達(dá)式邏輯表達(dá)式124683468568789123456789345678

12、956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一個(gè)輸入端和輸出端都加上反相器，便

13、可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND（三集成（三集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效本節(jié)小結(jié)用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。譯碼是編碼的逆過程，即將某個(gè)二進(jìn)制譯碼是編碼的逆過程，即將某

14、個(gè)二進(jìn)制翻譯成電路的某種狀態(tài)。翻譯成電路的某種狀態(tài)。一、一、 二進(jìn)制譯碼器二進(jìn)制譯碼器將將n種輸入的組合譯成種輸入的組合譯成2n種電路狀態(tài)。種電路狀態(tài)。也叫也叫n-2n線譯碼器。線譯碼器。譯碼器的輸入：譯碼器的輸入：譯碼器的輸出：譯碼器的輸出：&1Y0Y2Y3YA1A0EI(一一)2位二進(jìn)制譯碼器位二進(jìn)制譯碼器2-4線譯碼器線譯碼器74LS139的內(nèi)部的內(nèi)部線路線路輸輸入入控制端控制端輸出輸出11111 A1 A0 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 EI0Y1Y2Y3YEI1EI1

15、01A11A01Y11Y21Y31Y01A11A01Y11Y21Y31YEI202A12A02Y12Y22Y32YccUGND32Y22Y12Y02Y12A02AEI2例：利用線譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)。例：利用線譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)?？偩€總線0Y1Y2Y3Y0A1AS2-4線譯線譯碼器碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門AEBECEDE000全為全為1工作原理：（以工作原理：（以A0A1=00為例）為例）數(shù)據(jù)數(shù)據(jù)0Y1Y2Y3Y0A1AS2-4線譯線譯碼器碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門三態(tài)門AEBECEDE總線總線脫離總線脫離總

16、線 (二二) 集成集成3線線-8線譯碼器線譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端低電平有效），G1、 、為選通控制端。當(dāng)G11、 時(shí)，譯碼器處于工作狀態(tài)；

17、當(dāng)G10、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。07YYAG2BG2022BAGG122BAGG真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1

18、 1 1 1 1輸入：自然二進(jìn)制碼輸入：自然二進(jìn)制碼輸出：低電平有效輸出：低電平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器二、二二、二-十進(jìn)制譯碼器十進(jìn)制譯碼器 集成集成8421 BCD碼譯碼器碼譯碼器74LS42 16 15 14

19、13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖三、顯示譯碼器三、顯示譯碼器二二-十進(jìn)十進(jìn)制編碼制編碼顯示譯顯示譯碼器碼器顯示顯示器件器件在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到人們習(xí)慣的十進(jìn)制顯示出來

20、，這就要用到顯示譯碼器。顯示譯碼器。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh 數(shù)碼顯示器數(shù)碼顯示器用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。abcdefg顯示器件：顯示器件： 常用的是七段顯示器件共陰）常用的是七段顯示器件共陰）abcdfga b c d e f g1 1 1 1 1 1 0 00 1 1 0 0 0 0 11 1 0 1 1 0 1 2e顯示譯碼器：顯示譯碼器： 74LS48的管腳圖的管腳圖16Vc

21、c174LS48BCRBIDA GNDLTBI輸 入輸 出功能或十進(jìn)制數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅燈)LT (試燈)RBI (動(dòng)態(tài)滅零)0 1 00 0 0 00(輸入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11

22、 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，為了增強(qiáng)器件的功能，在 74LS48 中還設(shè)置了一些輔助端。這些輔助

23、端的功能如下：（1）試燈輸入端LT：低電平有效。當(dāng)LT0 時(shí)，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號無關(guān)。本輸入端用于測試數(shù)碼管的好壞。（2）動(dòng)態(tài)滅零輸入端RBI：低電平有效。當(dāng)LT1、RBI0、且譯碼輸入全為 0 時(shí)，該位輸出不顯示，即 0 字被熄滅；當(dāng)譯碼輸入不全為 0 時(shí)，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)0034.50 可顯示為 34.5。（3）滅燈輸入/動(dòng)態(tài)滅零輸出端RBOBI /：這是一個(gè)特殊的端鈕，有時(shí)用作輸入，有時(shí)用作輸出。當(dāng)RBOBI /作為輸入使用，且RBOBI /0 時(shí)，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。當(dāng)RBOBI /作為輸出使用時(shí)，受控于LT和RBI：當(dāng)LT

24、1 且RBI0 時(shí)，RBOBI /0；其它情況下RBOBI /1。本端鈕主要用于顯示多位數(shù)字時(shí)，多個(gè)譯碼器之間的連接。輔助端功能輔助端功能10 0 0 0 0 0 0 0 1 0 0 1小數(shù)點(diǎn)0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A0數(shù)碼顯示電路的動(dòng)態(tài)滅零數(shù)碼顯示電路的動(dòng)態(tài)滅零整數(shù)部分：高位的RBOBI /與低位的RBI相連小數(shù)部分：低位的RBOBI /與高位的RBI相連765317421

25、1)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii 四、譯碼器的應(yīng)用四、譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。與非形式。2、用線譯碼器設(shè)計(jì)多輸出邏輯電路、用線譯碼器設(shè)計(jì)多輸出邏

26、輯電路從功能表可知：從功能表可知：10001AAAAY10011AAAAY10102AAAAY103AAY A1 A0 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 EI0Y1Y2Y3Y二二四譯碼器功能表四譯碼器功能表例：例：用用2-4線譯碼器產(chǎn)生一組多輸出函數(shù)。線譯碼器產(chǎn)生一組多輸出函數(shù)。01011AAAAZ01201AAAAZ參考上頁的邏輯式參考上頁的邏輯式可知可知100AAY101AAY 120AAY130AAY 211YYZ320YYZ接線圖接線圖211YYZ320YYZ0Y1Y2Y3YS1A

27、0A1A0AZ2Z111113、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼8421碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼余余3碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼2421碼碼本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為

28、譯碼器。實(shí)際上譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上與非門即可實(shí)現(xiàn)式，所以，由二進(jìn)制譯碼器加上與非門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外

29、，用任何組合邏輯函數(shù)。此外，用4 4線線-16-16線譯碼器還線譯碼器還可實(shí)現(xiàn)可實(shí)現(xiàn)BCDBCD碼到十進(jìn)制碼的變換。碼到十進(jìn)制碼的變換。4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器A0 A1D3D2D1D0W控制信號控制信號數(shù)據(jù)選擇數(shù)據(jù)選擇器類似一器類似一個(gè)多投開個(gè)多投開關(guān)。選擇關(guān)。選擇哪一路信哪一路信號由相應(yīng)號由相應(yīng)的一組控的一組控制信號控制信號控制。制。從從n個(gè)數(shù)據(jù)中選擇一路傳輸，稱為一位數(shù)據(jù)選擇器。個(gè)數(shù)據(jù)中選擇一路傳輸，稱為一位數(shù)據(jù)選擇器。從從m組數(shù)據(jù)中各選擇一路傳輸，稱為組數(shù)據(jù)中各選擇一路傳輸，稱為m位數(shù)據(jù)選擇器。位數(shù)據(jù)選擇器。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信號控制信號四二選一

30、選擇器四二選一選擇器一、一、4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸入輸入 輸出輸出 A1 A0 W 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 E功能表功能表控制端控制端013012011010AADAADAADAADW邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND1 1、集成雙、集成雙4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15374LS15

31、3輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時(shí)芯片被選中，時(shí)芯片被選中，處于工作狀態(tài)；處于工作狀態(tài)；S=1時(shí)芯片被禁止，時(shí)芯片被禁止，Y0。二、集成數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器2集成集成8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDA

32、AADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 時(shí)S 1時(shí) ， 選 擇 器 被 禁 止 ， 無 論 地 址 碼 是 什 么 ， Y總 是 等 于0輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表3、集成數(shù)據(jù)選擇器的擴(kuò)展、集成數(shù)據(jù)選擇器的擴(kuò)展D0D7EA0A1A2YD0D7EA0A

33、1A2Y&A0A1A2A3D8D15 D0D7 =0D0D7=1D0D71用兩片用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器構(gòu)成十六選一數(shù)據(jù)選擇器用兩片用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器構(gòu)成十六選一數(shù)據(jù)選擇器D0D7GA0A1A2YD0D7GA0A1A2Y&A0A2A2A3D8D15 D0D7 =1D8D15=1D8D151中規(guī)模組件都是為了實(shí)現(xiàn)專門的邏輯功能而設(shè)計(jì)，但是中規(guī)模組件都是為了實(shí)現(xiàn)專門的邏輯功能而設(shè)計(jì)，但是通過適當(dāng)?shù)倪B接，可以實(shí)現(xiàn)一般的邏輯功能。通過適當(dāng)?shù)倪B接，可以實(shí)現(xiàn)一般的邏輯功能。用中規(guī)模組件設(shè)計(jì)邏輯電路，可以減少連線、提高可靠性。用中規(guī)模組件設(shè)計(jì)邏輯電路

34、，可以減少連線、提高可靠性。下面介紹用選擇器和譯碼器設(shè)計(jì)組合邏輯電路的方法。下面介紹用選擇器和譯碼器設(shè)計(jì)組合邏輯電路的方法。三、數(shù)據(jù)選擇器的應(yīng)用三、數(shù)據(jù)選擇器的應(yīng)用用數(shù)據(jù)選擇器設(shè)計(jì)邏輯電路用數(shù)據(jù)選擇器設(shè)計(jì)邏輯電路輸入輸入 輸出輸出 A1 A0 W 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 E四選一選擇器功能表四選一選擇器功能表)()()()(013120100101AADAADAADAADW時(shí)：0E類似三變量函數(shù)的表達(dá)式！類似三變量函數(shù)的表達(dá)式！基本步驟基本步驟確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個(gè)地址變量的數(shù)

35、據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS15374LS153 2 74LS153有兩個(gè)地址變量。求求Di 3 （1公式法公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：103210mmCmCmABCBACBAL4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：33221100DmDmDmDmY比較L和Y，得：103210DDCDCD、 3 畫連線圖畫連線圖 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 例：例：利用四選一選擇器實(shí)現(xiàn)如下邏輯函數(shù)。利用四選一選擇器實(shí)現(xiàn)如下邏輯函

36、數(shù)。AGGARGARGARY與四選一選擇器輸出的邏輯式比較與四選一選擇器輸出的邏輯式比較)()()()(013120100101AADAADAADAADW可以令：可以令：0AA 1AG RDD10RD 2變換變換）（）（）（GAAGRAGRAGRY1)(13DD0 D1D2 D3A0A1WAGRY“1”E接線圖接線圖74LS1531用用n位輸入的數(shù)據(jù)選擇器，可以產(chǎn)生位輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何一種輸入變量數(shù)不大于任何一種輸入變量數(shù)不大于n+1的組的組合邏輯函數(shù)。合邏輯函數(shù)。設(shè)計(jì)時(shí)可以采用函數(shù)式比較法?？卦O(shè)計(jì)時(shí)可以采用函數(shù)式比較法。控制端作為輸入端，數(shù)據(jù)輸入端可以制端作為輸入端，數(shù)據(jù)輸入端可

37、以綜合為一個(gè)輸入端。綜合為一個(gè)輸入端。4.2.3 數(shù)據(jù)分配器數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)送給哪路輸出。輸 入輸出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)013012011010 ADAYADAYAADYAADY一、一、1路路-4路數(shù)據(jù)分配器路數(shù)據(jù)分配器邏輯圖邏輯圖 1 1 D A1 A0 Y0 Y1 Y2 Y3 & & & & 013012011010 ADAYADAYAADYAADY 二、二、 集成數(shù)據(jù)分配器及其應(yīng)用集成

38、數(shù)據(jù)分配器及其應(yīng)用1 1、集成數(shù)據(jù)分配器、集成數(shù)據(jù)分配器 把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。G2BG1G2A 數(shù)據(jù)輸出1 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0 D由由74LS13874LS138構(gòu)成的構(gòu)成的1 1路路-8-8路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)輸入端數(shù)據(jù)輸入端G1=1G2A=0地址輸入端地址輸入端G2BG1G2A數(shù)據(jù)發(fā)送端數(shù)據(jù)接收端選擇控制端數(shù)據(jù)輸入數(shù)據(jù)輸出1SD0D1D2D3 73LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1

39、 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A02、數(shù)據(jù)分配器的應(yīng)用、數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將數(shù)據(jù)分配器的邏輯功能是將1 1個(gè)輸入數(shù)據(jù)傳送到個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的多個(gè)輸出端中的1 1個(gè)輸出端，具體傳送到哪一個(gè)輸個(gè)輸出端，具體傳送到哪一個(gè)輸出端，也是由一組選擇控制信號確定。出端，也是由一組選擇控制信號確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選制譯碼器

40、。只要在使用中，把二進(jìn)制譯碼器的選通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)作選擇控制端就可以了。作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。路數(shù)字信息的分時(shí)傳送。比較器的分類：比較器的分類：（1僅比較兩個(gè)數(shù)是否相等。僅比較兩個(gè)數(shù)是否相等。（2除比較兩個(gè)數(shù)是否相等外，還要比除比較兩個(gè)數(shù)是否相等外，還要比較兩個(gè)數(shù)的大小。較兩個(gè)數(shù)的大小。第一類的邏輯功能較簡單，下面重第一類的邏輯功能較簡單，下面

41、重點(diǎn)介紹第二類比較器。點(diǎn)介紹第二類比較器。一、一位數(shù)值比較器一、一位數(shù)值比較器輸入輸入 輸出輸出 A B AB A=B AB A=B ABABi-1（A=Bi-1（ABi（A=Bi（AB)i-1 (A=B)i-1 (AB)i (A=B)i (AB）i、 （A=B）i和和（AB）i-1、（A=B）i-1和和（AB）i-1 三、集成數(shù)值比較器四位集成數(shù)值比較器三、集成數(shù)值比較器四位集成數(shù)值比較器74LS85）A3B2A2A1B1A0B0B3B3 (AB)LAB A=B ABGNDA0B0B1A1A2B2A3UCC低位比較結(jié)果低位比較結(jié)果向高位輸出向高位輸出(AB)LAB A=B ABL（ABA=B

42、ABL（ABA=BAB AC，則，則A最大；最大；若若AB ABL（ABA=BABL（ABA=BABB1 B0B3 B2（A=BL11A1 A0A3 A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2A=B=CA最大最大A最小最小1616位并聯(lián)數(shù)值比較器原理圖位并聯(lián)數(shù)值比較器原理圖 P155P1551 1 0 11 0 0 1+011010011（1逢二進(jìn)一。逢二進(jìn)一。（2最低位是兩個(gè)數(shù)最低位的相加，不需最低位是兩個(gè)數(shù)最低位的相加，不需考慮進(jìn)位?？紤]進(jìn)位。（3其余各位都是三個(gè)數(shù)相加，包括加數(shù)、其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。被加數(shù)和低位來的進(jìn)位。（4任

43、何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。向高位的進(jìn)位。1、半加器：、半加器： 半加運(yùn)算不考慮從低位來的進(jìn)位半加運(yùn)算不考慮從低位來的進(jìn)位A-加數(shù)；加數(shù)；B-被加數(shù)；被加數(shù)；S-本位和；本位和；C-進(jìn)位。進(jìn)位。A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 一、半加器和全加器一、半加器和全加器A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表BABABASABC 邏輯圖邏輯圖ABCS邏輯符號邏輯符號= 1= 1&ABSC CO2、全加器：、全加器：an-加數(shù)；加數(shù)；bn-被加數(shù)

44、；被加數(shù)；cn-1-低位的低位的進(jìn)位；進(jìn)位；sn-本位和；本位和；cn-進(jìn)位。進(jìn)位。邏輯狀態(tài)表見下頁邏輯狀態(tài)表見下頁 相加過程中，既考慮加數(shù)、被加數(shù)又考相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進(jìn)位位。慮低位的進(jìn)位位。an bn cn-1 sn cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 11nnnnnncbabacbabasnnnnn)()(nnnnnnnbacbabacn1)(nnnnnnnbacbabacn1)(nnbabasnnnnba nnbabasnn11nnc

45、 scssnnnnnbascc1半加和：半加和：所以：所以：1nnnnnn)cbaba(c )bab(asnn1nnnanbncn-1sncn邏輯圖邏輯圖邏輯符號邏輯符號半加器半加器半加器半加器 1anbncn-1sncnScn-1scCICO 全加器全加器SN74LS183的管腳圖的管腳圖114SN74H1831an1bn1cn-11cn 1sn2cn-12cn2sn2an 2bnVccGND3、集成全加器、集成全加器實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、4位串行進(jìn)位加法器位串行進(jìn)位加法器 二、多位數(shù)加法器二、多位數(shù)加法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI2、并行進(jìn)位加法器超前進(jìn)位加法器）、并行進(jìn)位加法器超前進(jìn)位加法器） iiiBAG iiiBAP進(jìn)位生成項(xiàng)