LED16×16點(diǎn)陣漢字顯示設(shè)計(jì)(VHDL版)

1、 畢業(yè)設(shè)計(jì)（論文）開題報(bào)告畢業(yè)設(shè)計(jì)（論文）開題報(bào)告設(shè)計(jì)（論文）設(shè)計(jì)（論文）題目題目基于 FPGA 的 LED 1616 點(diǎn)陣漢字顯示設(shè)計(jì)一、選題的背景和意義：LED 點(diǎn)陣顯示屏是集微電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理技術(shù)于一體的大型顯示屏系統(tǒng)。它以其色彩鮮艷，動(dòng)態(tài)范圍廣，亮度高，壽命長(zhǎng)，工作穩(wěn)定可靠等優(yōu)點(diǎn)而成為眾多顯示媒體以及戶外作業(yè)顯示的理想選擇。受到體育場(chǎng)館用 LED 顯示屏需求快速增長(zhǎng)的帶動(dòng)，近年來(lái)，中國(guó) LED 顯示屏應(yīng)用逐步增多。目前，LED 已經(jīng)廣泛應(yīng)用在銀行、火車站、廣告、體育場(chǎng)館之中。而隨著奧運(yùn)會(huì)、世博會(huì)的臨近，LED 顯示屏將廣泛的應(yīng)用在體育場(chǎng)館以及道路交通指示中，LED 顯示屏

2、在體育廣場(chǎng)中的應(yīng)用將出現(xiàn)快速增長(zhǎng)。因此，本設(shè)計(jì)是很有必要的，之所以基于 FPGA 設(shè)計(jì)是因?yàn)楝F(xiàn)場(chǎng)可編程門陣列（FPGA）設(shè)計(jì)周期小，靈活度高，適合用于小批量系統(tǒng)，提高系統(tǒng)的可靠性和集成度。并且采用編寫靈活的 VHDL 語(yǔ)言編寫主程序。本設(shè)計(jì)可以方便的應(yīng)用到各類廣告宣傳中。二、課題研究的主要內(nèi)容：1. 實(shí)現(xiàn) 1616 點(diǎn)陣的漢字顯示；2. 實(shí)現(xiàn)有限漢字顯示；4. 實(shí)現(xiàn)漢字的滾動(dòng)顯示；5. 完成方案論證。三、主要研究（設(shè)計(jì)）方法論述： 通過(guò)去圖書館查閱書籍收集資料，同時(shí)在搜索引擎上檢索資料，分析借鑒已有類似產(chǎn)品、設(shè)計(jì)方案與成功經(jīng)驗(yàn)，選擇幾種可行方案比對(duì)，最后確定最切實(shí)可行的方案展開設(shè)計(jì)。通過(guò) Mu

3、ltisim 或 Quartus 軟件對(duì)系統(tǒng)進(jìn)行模擬仿真，對(duì)電路功能進(jìn)行改進(jìn)與完善。在 EDA 試驗(yàn)箱上進(jìn)行調(diào)試。 四、設(shè)計(jì)（論文）進(jìn)度安排：時(shí)間（迄止日期）工 作 內(nèi) 容2010.5.17-5.23（第 1 周）理解并確認(rèn)畢業(yè)設(shè)計(jì)任務(wù)書，撰寫完成畢業(yè)設(shè)計(jì)開題報(bào)告2010.5.24-5.30（第 2 周）完成調(diào)研與資料收集、整理2010.5.31-6.6（第 3 周）設(shè)計(jì)方案及原理框圖確定2010.6.7-7.4（第 4、5、6、7周）電路資料收集，單元電路設(shè)計(jì)2010.7.5-7.18（第 8、9 周）電路仿真與改進(jìn)、完善2010.19-8.1（第 10、11 周）資料整理2010.8.2-

4、8.8（第 12 周）書寫畢業(yè)設(shè)計(jì)報(bào)告2010.8.9-8.16（第 13 周）修改畢業(yè)設(shè)計(jì)報(bào)告并整理裝訂五、指導(dǎo)教師意見： 指導(dǎo)教師簽名： 年 月 日 六、系部意見： 系主任簽名： 年 月 日 目錄目錄摘要摘要ABSTRACT第一章第一章 前言前言 .1 11.1 本設(shè)計(jì)的研究背景和研究目的.11.2 LED 點(diǎn)陣顯示特點(diǎn) .11.3 FPGA 設(shè)計(jì)的特點(diǎn) .1第二章第二章 系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) .3 32.1 設(shè)計(jì)任務(wù)與要求 .32.1.1 設(shè)計(jì)任務(wù).32.1.2 設(shè)計(jì)要求.32.2 設(shè)計(jì)原理 .32.2.1 總體設(shè)計(jì)方案.32.2.2 方案的比較.42.3 掃描控制模塊 .4 2.3.1 L

5、ED 的顯示原理.42.3.2 漢字的存儲(chǔ).52.4 漢字顯示.52.4.1 列循環(huán)掃描.52.4.2 字符樣式設(shè)計(jì).62.4.3 字母循環(huán)掃描及期間的延時(shí)環(huán)節(jié).92.5 整個(gè)完整的程序.9第三章第三章 系統(tǒng)調(diào)試與仿真系統(tǒng)調(diào)試與仿真 .14143.1 開發(fā)環(huán)境介紹 .143.2 調(diào)試與仿真 .143.2.1 創(chuàng)建工程 .143.2.2 編譯前設(shè)置 .143.2.3 全程編譯 .163.2.4 時(shí)序仿真 .17第四章第四章 結(jié)束語(yǔ)結(jié)束語(yǔ) .1818答謝辭答謝辭 .1818參考文獻(xiàn)參考文獻(xiàn) .1818 摘要 主要研究基于 VHDL 的 Led 點(diǎn)陣漢字滾動(dòng)顯示。首先描述了基于現(xiàn)場(chǎng)可編程門陣（FPG

6、A）的硬件電路，以及點(diǎn)陣顯示漢字的原理;然后在單個(gè)16X16 LED 發(fā)光二極管點(diǎn)陣上滾動(dòng)漢字的原理；最后給出了描述其功能的VHDL 語(yǔ)言程序設(shè)計(jì)方法。通過(guò)編程、調(diào)試、仿真、下載正確地實(shí)現(xiàn)了漢字滾動(dòng)顯示掃描結(jié)果，其硬件系統(tǒng)的實(shí)驗(yàn)驗(yàn)證也獲得了與軟件模擬仿真結(jié)論相吻合的結(jié)果。關(guān)鍵詞關(guān)鍵詞：LED 點(diǎn)陣；FPGA；VHDL 語(yǔ)言；漢字滾動(dòng)顯示 AbstractPrimary research is based on VHDL, Led Scrolling dot matrix characters. First described based on field programmable gate a

7、rray (FPGA) hardware circuit, as well as the principle character dot matrix display; and then in a single 16X16 LED scrolling LED dot matrix on the principles of Chinese characters; Finally, the VHDL description language program of its functions design. Through programming, debugging, simulation, do

8、wnload the correct character scroll achieved scan results, the experimental verification of its hardware and software are also obtained findings consistent with simulation results.Keywords: LED dot-matrix; FPGA; VHDL language; character scrolling displa 1第一章 前言1.1 本設(shè)計(jì)的研究背景和研究目的受到體育場(chǎng)館用 LED 顯示屏需求快速增長(zhǎng)的

9、帶動(dòng)，近年來(lái)，中國(guó) LED顯示屏應(yīng)用逐步增多。目前，LED 已經(jīng)廣泛應(yīng)用在銀行、火車站、廣告、體育場(chǎng)館之中。而隨著世博會(huì)的臨近，LED 顯示屏將廣泛的應(yīng)用在體育場(chǎng)館以及道路交通指示中，LED 顯示屏在體育廣場(chǎng)中的應(yīng)用將出現(xiàn)快速增長(zhǎng)。目前，國(guó)內(nèi)從事 LED 顯示屏生產(chǎn)的企業(yè)眾多，同時(shí)，受到外資企業(yè)LED 顯示屏價(jià)格過(guò)高的影響，在中國(guó) LED 顯示屏市場(chǎng)上多以本土企業(yè)為主。目前，本土 LED 顯示屏生產(chǎn)企業(yè)除供應(yīng)國(guó)內(nèi)需求外，還不斷把產(chǎn)品出口到國(guó)外市場(chǎng)。而近年來(lái)，受到成本壓力的影響，國(guó)際上一些知名的 LED 顯示屏企業(yè)也逐步把 生產(chǎn)基地移到了中國(guó)，如巴可在北京設(shè)立了顯示屏生產(chǎn)基地，Lighthous

10、e 在惠州也擁有生產(chǎn)基地，Daktronics、萊茵堡都在國(guó)內(nèi)設(shè)立了生產(chǎn)工廠。隨著國(guó)際 LED 顯示屏生產(chǎn)大廠不斷把生產(chǎn)基地轉(zhuǎn)移至國(guó)內(nèi)， 加之國(guó)內(nèi)眾多的 LED 顯示屏本土企業(yè)，中國(guó)正在成為全球 LED 顯示屏的主要生產(chǎn)基地。因此研究 LED 漢字滾動(dòng)顯示屏的設(shè)計(jì)方法具有重要的理論和現(xiàn)實(shí)意義。隨著我國(guó)經(jīng)濟(jì)的高速發(fā)展,對(duì)公共場(chǎng)合發(fā)布信息的需求日益增長(zhǎng)，利用 LED 點(diǎn)陣滾動(dòng)顯示漢字的出現(xiàn)正好適應(yīng)了這一市場(chǎng)需求，已經(jīng)成為信息傳播的一種重要手段。 2采用傳統(tǒng)方法設(shè)計(jì)的漢字滾動(dòng)顯示器，通常需要使用單片機(jī)、存儲(chǔ)器和制約邏輯電路來(lái)進(jìn)行 PCB 板級(jí)的系統(tǒng)集成。盡管這種方案有單片機(jī)軟件的支持較為靈活，但是由

11、于受硬件資源的限制，未來(lái)對(duì)設(shè)計(jì)的變更和升級(jí)，總是難以避免要付出較多研發(fā)經(jīng)費(fèi)和較長(zhǎng)投放市場(chǎng)周期的代價(jià)。隨著電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的進(jìn)展，基于可編程 FPGA 器件進(jìn)行系統(tǒng)芯片集成的新設(shè)計(jì)方法，也正在快速地到代基于 PCB 板的傳統(tǒng)設(shè)計(jì)方式。因此，本設(shè)計(jì)的研究是很有必要的，之所以基于 FPGA 設(shè)計(jì)是因?yàn)楝F(xiàn)場(chǎng)可編程門陣列（FPGA）設(shè)計(jì)周期小，靈活度高，適合用于小批量系統(tǒng)，提高系統(tǒng)的可靠性和集成度。并且采用編寫靈活的 VHDL 語(yǔ)言編寫主程序。1.2 LED 點(diǎn)陣顯示特點(diǎn)（1）可以顯示各種數(shù)字、文字、圖表、曲線、圖形；（2）采用純紅、高綠作雙基色發(fā)光器件，發(fā)光亮度高，色彩鮮艷、豐富；（3）顯

12、示效果清晰、穩(wěn)定、功耗低、壽命長(zhǎng)；（4）優(yōu)質(zhì)鋁合金結(jié)構(gòu)，磨沙、銀鏡或鈦金不銹鋼包邊。尺寸和規(guī)格可根據(jù)需要靈活組合；（5）支持各種計(jì)算機(jī)網(wǎng)絡(luò)，編輯軟件豐富、易用；（6）適用于室內(nèi)、外所有信息發(fā)布及廣告宣傳場(chǎng)所。如：銀行、證券交易所、商場(chǎng)、市場(chǎng)、賓館、灑樓、電信、郵政、醫(yī)院、車站、機(jī)場(chǎng)等。1.3 FPGA 設(shè)計(jì)的特點(diǎn)FPGA 通常被認(rèn)為是 ASIC 實(shí)現(xiàn)的一種替代手段. 一般 ASIC 包括三種, 既全定制、半定制(含標(biāo)準(zhǔn)單元和門陣列) 以及可編程器件。對(duì)于前兩種, 需要支付不可重復(fù)使用的工程費(fèi)用 NRE (Non recurring Engineering) , 主要用于芯片的流片、中測(cè)、分析的

13、工程開銷, 一次費(fèi)用一般在 1 萬(wàn)至數(shù) 3萬(wàn)美元以上。如果一次不成功、返工、甚至多次返工,NRE 費(fèi)用將要上升。成本高、風(fēng)險(xiǎn)大, 而通常對(duì)每個(gè) ASIC 品種的需求量往往不大,NRE 費(fèi)用分?jǐn)偟矫總€(gè)產(chǎn)品上價(jià)太高, 用戶無(wú)法接受。而對(duì)于可編程器件 PLD (Programmable Logic Device) 正是可以解決上述問題的新型 ASIC, PLD 以其操作靈活、使用方便、開發(fā)迅速、投資風(fēng)險(xiǎn)小等突出優(yōu)點(diǎn), 特別適合于產(chǎn)品開發(fā)初期、科研樣品研制或小批量的產(chǎn)品. FPGA 是一種新型的 PLD, 其除了具有 PLD 的優(yōu)點(diǎn)外, 其規(guī)模比一般的 PLD 的規(guī)模大。目前,Xilinx 推出的 X

14、C4025 可以達(dá)到 25000 門的規(guī)模,Altera 公司的 FLEX10K100 系列芯片可達(dá)到十萬(wàn)門的規(guī)模,完全可以滿足用戶的一般設(shè)計(jì)需要。 FPGA 的主要特點(diǎn)是: 寄存器數(shù)目多, 采用查找表計(jì)數(shù),適合時(shí)序邏輯設(shè)計(jì)。 但是互連復(fù)雜, 由于互連采用開關(guān)矩陣,因而使得延時(shí)估計(jì)往往不十分準(zhǔn)確。 FPGA 也有其自身的局限性, 其一就是器件規(guī)模的限制,其二就是單元延遲比較大。 所以, 在設(shè)計(jì)者選定某一 FPGA 器件后, 要求設(shè)計(jì)者對(duì)器件的結(jié)構(gòu)、性能作深入的了解, 在體系結(jié)構(gòu)設(shè)計(jì)時(shí), 就必須考慮到器件本身的結(jié)構(gòu)及性能, 盡可能使設(shè)計(jì)的結(jié)構(gòu)滿足器件本身的要求. 這樣就增加了設(shè)計(jì)的難度。 離開對(duì)

15、 FPGA 結(jié)構(gòu)的詳細(xì)了解, 設(shè)計(jì)人員就不可能優(yōu)化設(shè)計(jì)。因而設(shè)計(jì)人員必須了解 FPGA 器件的特性和限制, 熟悉 FPGA 的結(jié)構(gòu)。 在了解 FPGA 結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上, 就可以利用 VHDL 語(yǔ)言描寫出高效的電路描述實(shí)現(xiàn)性能優(yōu)化的電路。 4第二章 系統(tǒng)設(shè)計(jì)2.1 設(shè)計(jì)任務(wù)與要求2.1.1 設(shè)計(jì)任務(wù)（1）設(shè)計(jì)一個(gè) 1616 的 LED 點(diǎn)陣顯示器；（2）在設(shè)計(jì)過(guò)程中，EDA 試驗(yàn)箱進(jìn)行仿真調(diào)試。2.1.2 設(shè)計(jì)要求（1）輸出預(yù)定義“王、日、田、口”四個(gè)漢字；（2）輸出漢字循環(huán)顯示；（3）操作方便、可維護(hù)性高；（4）程序簡(jiǎn)捷，便于修改。2.2 設(shè)計(jì)原理2.2.1 總體設(shè)計(jì)方案方案一：本設(shè)計(jì)所使用

16、的 1616 的點(diǎn)陣，EDA 實(shí)驗(yàn)箱上有其接口電路，列選信號(hào)為 SEL0，SEL1，SEL2,SEL3,經(jīng) 4 線 16 線譯碼器輸出 16 列，從左起為第一列，列選信號(hào)是由一個(gè) 4 位向量 SEL3.0控制；行選信號(hào)為H0H15,是由 16 個(gè)行信號(hào)組成的，每一行由一個(gè)單獨(dú)的位來(lái)控制，高電平有效。例如“0000”表示第 0 列， “0000000000000001”表示第一行的點(diǎn)亮。由于列是由一個(gè)向量決定，而每一時(shí)刻的值只能有一個(gè)固定的值，因而只 5能使某一列的若干個(gè)點(diǎn)亮，因此就決定了只能用逐列掃描的方法。例如要使第一列的 2,4,6,8，行亮，則列為“0001” 、行為“000000001

17、0101010”就可以實(shí)現(xiàn)了。方案二：VHDL 程序設(shè)計(jì)的是硬件，他和編程語(yǔ)言的最大區(qū)別是它可以“并發(fā)執(zhí)行”。本設(shè)計(jì)可以將 LED 顯示屏要的顯示內(nèi)容抽象成一個(gè)二維數(shù)組（數(shù)組中的1對(duì)映點(diǎn)陣顯示屏上面的亮點(diǎn)），用 VHDL 語(yǔ)言設(shè)計(jì)一個(gè)進(jìn)程將這個(gè)數(shù)組動(dòng)態(tài)顯示在 LED 顯示屏上，再利用另一個(gè)進(jìn)程對(duì)這個(gè)數(shù)組按一定頻率進(jìn)行數(shù)據(jù)更新，更新的方式可以有多種。因?yàn)閮蓚€(gè)進(jìn)程是同時(shí)進(jìn)行的（并發(fā)執(zhí)行），如果對(duì)數(shù)組中的漢字?jǐn)?shù)據(jù)按滾動(dòng)的方式更新，則可實(shí)現(xiàn)漢字的滾動(dòng)顯示。如圖 2-1 為該方案原理圖。更新數(shù)組數(shù)據(jù)二維數(shù)組動(dòng)態(tài)顯示圖圖 2-12-1 方案二原理圖方案二原理圖2.2.2 方案的比較方案一很容易實(shí)現(xiàn)，而且占

18、用 FPGA 的資源較少。但是由于其實(shí)現(xiàn)方式的局限性，該方案只能實(shí)現(xiàn)漢字的滾動(dòng)顯示。方案二中將 LED 點(diǎn)陣抽象成了一個(gè)二維數(shù)組?？梢栽O(shè)計(jì)一些比較復(fù)雜的算法來(lái)控制這個(gè)數(shù)組，使設(shè)計(jì)的系統(tǒng)不但可以滾動(dòng)顯示漢字，還可以擴(kuò)展一些其它的顯示效果。但是 6方案二中對(duì)數(shù)組的處理部分對(duì) FPGA 芯片的資源消耗太大學(xué)校實(shí)驗(yàn)室里的EPF10K10LC84-4 芯片只有 576 個(gè)邏輯單元遠(yuǎn)遠(yuǎn)不夠設(shè)計(jì)要求。所以最終選擇方案一。2.3 掃描控制模塊2.3.1 LED 的顯示原理1616 掃描 LED 點(diǎn)陣的工作原理同 8 位掃描數(shù)碼管類似。它有 16 個(gè)共陰極輸出端口,每個(gè)共陰極對(duì)應(yīng)有 16 個(gè) LED 顯示燈，所

19、以其掃描譯碼地址需 4 位信號(hào)線（SEL0-SEL3） ，其漢字掃描碼由 16 位段地址（0-15）輸入。 通過(guò)時(shí)鐘的每列掃描顯示完整漢字。 圖圖 2-22-2 LEDLED 燈紅綠信號(hào)燈紅綠信號(hào) 圖圖 2-32-3 16161616 點(diǎn)陣點(diǎn)陣 LEDLED 等效等效電路電路點(diǎn)陣 LED 一般采用掃描式顯示，實(shí)際運(yùn)用分為三種方式： （1）點(diǎn)掃描（2）行掃描（3）列掃描若使用第一種方式，其掃描頻率必須大于 1664=1024Hz，周期小于 71ms 即可。若使用第二和第三種方式，則頻率必須大于 168=128Hz，周期小于 7.8ms 即可符合視覺暫留要求。此外一次驅(qū)動(dòng)一列或一行（8 顆 LED

20、）時(shí)需外加驅(qū)動(dòng)電路提高電流，否則 LED 亮度會(huì)不足。2.3.2 漢字的存儲(chǔ)用動(dòng)態(tài)分時(shí)掃描技術(shù)使 LED 點(diǎn)陣模塊顯示圖像，需要進(jìn)行兩步工作。第一步是獲得數(shù)據(jù)并保存，即在存貯器中建立漢字?jǐn)?shù)據(jù)庫(kù)。第二步是在掃描模塊的控制下，配合行掃描的次序正確地輸出這些數(shù)據(jù)。獲得圖像數(shù)據(jù)的步驟是，先將要顯示的每一幅圖像畫在一個(gè)如圖 3.3 所示的被分成1616 共 256 個(gè)小方格的矩形框中，再在有筆劃下落處的小方格里填上“1”，無(wú)筆劃處填上“0”，這樣就形成了與這個(gè)漢字所對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)在該矩形框上的分布，再將此分布關(guān)系以 3216 的數(shù)據(jù)結(jié)構(gòu)組成 64 個(gè)字節(jié)的數(shù)據(jù)，并保存在只讀存貯器 ROM 中。以這種方

21、式將若干個(gè)漢字的數(shù)據(jù)貯存在存貯器內(nèi)，就完成了圖像數(shù)據(jù)庫(kù)的建立工作。 2.4 漢字顯示漢字顯示使用的是 1616 的點(diǎn)陣，EDA 實(shí)驗(yàn)箱上有其接口電路，列選圖圖 2-42-4 1616LED1616LED 點(diǎn)陣模塊點(diǎn)陣模塊 8信號(hào)為 SEL0，SEL1，SEL2,SEL3,經(jīng) 4 線 16 線譯碼器輸出 16 列，從左起為第一列，列選信號(hào)是由一個(gè) 4 位向量 SEL3.0控制；行選信號(hào)為 H0H15,是由 16 個(gè)行信號(hào)組成的，每一行由一個(gè)單獨(dú)的位來(lái)控制，高電平有效。例如“0000”表示第 0 列， “0000000000000001”表示第一行的點(diǎn)亮。由于列是由一個(gè)向量決定，而每一時(shí)刻的值只能

22、有一個(gè)固定的值，因而只能使某一列的若干個(gè)點(diǎn)亮，因此就決定了只能用逐列掃描的方法。例如要使第一列的 2,4,6,8，行亮，則列為“0001” 、行為“0000000010101010”就可以實(shí)現(xiàn)了。下面是各個(gè)部分的程序設(shè)計(jì)：2.4.1 列循環(huán)掃描列循環(huán)掃描通過(guò)對(duì)每一列的掃描來(lái)完成對(duì)字母的現(xiàn)實(shí)，只要掃描的頻率足夠快，就能給人以連續(xù)的感覺。因此要控制掃描的頻率，不能太低，否則，就會(huì)造成視覺上的不連續(xù)，本設(shè)計(jì)的掃描頻率不得低于 50Hz,掃描程序如下: 9Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;E

23、ntity dz_xs is Port(enable,clk:in std_logic; -端口定義 輸入信號(hào) Sel:out std_logic_vector(3 downto 0); -端口定義 輸出信號(hào)End dz_xs;Architecture count of dz_xs is Signal lie:std_logic_vector(3 downto 0);BeginProcess(clk,enable) -脈沖、使能信號(hào)beginIf clkevent and clk=1thenIf enable=1 thenIf lie0000 then Lie=lie-0001;Else Li

24、e=1111;End if; End if;End if;SelCase lie is -“王”字設(shè)計(jì)When 0011=h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00000000;h8Case lie is -“日”字設(shè)計(jì)When0101=h0=00011111;h8h0=00010001;h8h0=00010001;h8h

25、0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is -“田”字設(shè)計(jì) When0100=h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is -“口”字設(shè)計(jì)When0101=h0=00011111;h8h0=00010000;h8h0=000

26、10000;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00011111;h8h0=00000000;h8h0=00000000;h8=00000000; End case; End if; End if;End process;2.4.3 字母循環(huán)掃描及期間的延時(shí)環(huán)節(jié)為使字母不斷地循環(huán)顯示，并且使每個(gè)字母之間有停頓，就需要在中間加一定的延時(shí)和循環(huán)環(huán)節(jié)。在這一環(huán)節(jié)中，可以通過(guò)修改其數(shù)值來(lái)控制每個(gè)字母的顯示時(shí)間。其程序如下：process(clk) variable int: integer range 0 to 10000;begin if c

27、lkevent and clk=1then if int10000 then int:=int+1; elseint:=0; if next1=”11”then 15next1=”00”; elsenext10000 then Lie=lie-0001;Else Lie=1111;End if; End if;End if;SelCase lie is When 0011=h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=00010001;h8

28、h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00000000;h8Case lie is When0101=h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is When0100=h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=000

29、10001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is When0101=h0=00011111;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00011111;h8h0=00000000;h8h0=00000000;h8=00000000; End case; End if; End if;End process;a3:process(clk) variable int: integer range 0 to 10000;

30、begin if clkevent and clk=1then if int10000 then int:=int+1; elseint:=0; if next1=”11”thennext1=”00”; elsenext1= next1+1; 21 end if; end if;end if;end process;end count; 22第三章 系統(tǒng)調(diào)試與仿真3.1 開發(fā)環(huán)境介紹Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、VHDL、Veril-ogHDL 以及 AHDL（Altera Hardware Description Language）等多種

31、設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。此外，Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可

32、編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。3.2 調(diào)試與仿真3.2.1 創(chuàng)建工程在 Quartus II 中新建一個(gè) VHDL File 文件，將 VHDL 代碼輸入這個(gè)文件，并保存到工作目錄，名為 yz_ok.vhd。利用 new preject wizard 工具創(chuàng)建一個(gè)工程，工程名為 yz_ok,頂層文件實(shí)體名為 yz_ok，并將上面創(chuàng)建的 yz_ok.vhd 文件加入到工 23程中。3.2.2 編譯前設(shè)置（1）選擇目標(biāo)芯片。用 assignmemts-settings 命令，彈出settings 對(duì)話框，選擇目標(biāo)芯片為 EP2C5T144C8。圖圖 3 3- -1 1 選選擇擇目目標(biāo)

33、標(biāo)器器件件（2）選擇工作方式，編程方式，及閑置引腳狀態(tài)單擊上圖中的 device&pin options 按鈕，彈出 device&pin options 窗口。 在 General 項(xiàng)中選中 auto-restart configuration after error,使對(duì) FPGA 的配置失敗后能自動(dòng)重新配置，并加入 JTAG用戶編碼。 24 圖圖 3 3- -2 2 選選擇擇配配置置器器件件工工作作方方式式在 configuration 項(xiàng)中，其下方的 Generate compressed bitstreams 處打勾，這樣就能產(chǎn)生用于 EPCS 的 POF 壓縮配置文

34、件。在 Configuration 選項(xiàng)頁(yè)，選擇配置器件為 EPCS1，其配置模式選擇為 active serial。圖圖 3 3- -3 3 選選擇擇編編程程方方式式 25在 Unused pins 項(xiàng)，將目標(biāo)器件閑置引腳狀態(tài)設(shè)置高阻態(tài)，即選擇As input,tri-stated。圖圖 3 3- -4 4 設(shè)設(shè)置置閑閑置置引引腳腳狀狀態(tài)態(tài)3.2.3 全程編譯設(shè)置好前面的內(nèi)容之后，就可以進(jìn)行編譯了。選擇Processing 菜單中 start compilation，在窗口的下方 processing 欄中顯示編譯信息。 26圖圖 3 3- -5 5 全全程程編編譯譯成成功功完完成成完成后在工程管理窗口左是角顯示了工程yz_ok 的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等。3.2.4 時(shí)序仿真（1）新建一個(gè)矢量波形文件，同時(shí)打開波形編輯器。設(shè)置仿真時(shí)間為 50us,保存波形文件為 yz_ok.vwf。（2）將工程 yz_ok 的端口信號(hào)名選入波形編輯器中，所選的端口有 clk,enable 及總線 h0 和 h8。設(shè)置 clk 的時(shí)鐘周期為 2us，占空比為 50%。 27圖圖 3 3- -6 6