Altium第十八章

1、電子線路板極仿真實(shí)現(xiàn)何賓何賓2013.112013.112Copyright 2009 Altium Limited主要學(xué)習(xí)內(nèi)容n Altium Designer信號(hào)完整性分析原理和功能 n 設(shè)計(jì)實(shí)例信號(hào)完整性分析。3Copyright 2009 Altium Limited AD信號(hào)完整性分析原理和功能n 在高速數(shù)字系統(tǒng)中，由于脈沖上升/下降時(shí)間通常在十幾幾百皮秒，一旦脈沖受到內(nèi)連、傳輸時(shí)延和電源噪聲等因素的影響，則會(huì)造成脈沖信號(hào)失真的現(xiàn)象。n 在自然界中，存在著各種各樣頻率的微波和電磁干擾源，可能由于很小的差異導(dǎo)致高速系統(tǒng)設(shè)計(jì)的失敗。 4Copyright 2009 Altium Limi

2、ted AD信號(hào)完整性分析原理和功能n 在電子系統(tǒng)向高密度和高速電路設(shè)計(jì)方向發(fā)展的今天，解決信號(hào)完整性問(wèn)題，成為當(dāng)前每一個(gè)電子設(shè)計(jì)者所必須面對(duì)的問(wèn)題。n 業(yè)界通常會(huì)采用在PCB制板前期，通過(guò)信號(hào)完整性分析工具盡可能將設(shè)計(jì)風(fēng)險(xiǎn)降到最低，從而也大大促進(jìn)了EDA設(shè)計(jì)工具的發(fā)展。n 信號(hào)完整性問(wèn)題是指高速數(shù)字電路中，脈沖形狀畸變而引發(fā)的信號(hào)失真。 5Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能n 通常由傳輸線阻抗不匹配所產(chǎn)生。而影響阻抗匹配的因素包括： 信號(hào)源的結(jié)構(gòu)、輸出阻抗、走線特性阻抗、負(fù)載端特性、走線的拓樸架構(gòu)等n 信號(hào)完整性問(wèn)題通常不是由某個(gè)單一因素導(dǎo)

3、致的，而是板級(jí)設(shè)計(jì)中多種因素共同作用的結(jié)果。n 信號(hào)完整性問(wèn)題主要表現(xiàn)形式包括：信號(hào)反射、信號(hào)振鈴、地彈、串?dāng)_等。6Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能1、信號(hào)的完整性分析原理n 在Altium Designer設(shè)計(jì)環(huán)境下，設(shè)計(jì)者既可以在原理圖又可以在PCB編輯器內(nèi)實(shí)現(xiàn)信號(hào)完整性分析。n 并且，能以波形的方式在圖形界面下給出反射和串?dāng)_的分析結(jié)果。n Altium Designer的信號(hào)完整性分析采用IC器件的IBIS模型，通過(guò)對(duì)版圖內(nèi)信號(hào)線路的阻抗計(jì)算，得到信號(hào)響應(yīng)和失真等仿真數(shù)據(jù)。7Copyright 2009 Altium LimitedA

4、D信號(hào)完整性分析原理和功能n Altium Designer仿真參數(shù)通過(guò)一個(gè)簡(jiǎn)單直觀的對(duì)話框進(jìn)行配置通過(guò)使用集成的波形觀察儀，實(shí)現(xiàn)圖形顯示仿真結(jié)果。n 此外，還可以直接在標(biāo)注坐標(biāo)的波形上進(jìn)行測(cè)量，輸出結(jié)果數(shù)據(jù)還可供進(jìn)一步分析之用。 n Altium Designer提供的集成器件庫(kù)包含了大量的的器件IBIS模型設(shè)計(jì)者可以添加器件的IBIS模型，n Altium Designer的SI功能包含了下面的階段： 1）布線前，即：原理圖設(shè)計(jì)階段。2）布線后，即：PCB版圖設(shè)計(jì)階段。8Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能n 通過(guò)采用成熟的傳輸線計(jì)算方法，

5、以及I/O緩沖宏模型進(jìn)行仿真?；诳焖俜瓷浜痛?dāng)_模型，信號(hào)完整性分析器使用完全可靠的算法，從而能夠產(chǎn)生出準(zhǔn)確的仿真結(jié)果。n 布線前的阻抗特征計(jì)算和信號(hào)反射的信號(hào)完整性分析，設(shè)計(jì)者可以在原理圖環(huán)境下運(yùn)行SI仿真功能，對(duì)電路潛在的信號(hào)完整性問(wèn)題進(jìn)行分析，n 比如：阻抗不匹配等因素。9Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能n 在布線后PCB版圖上，完成更全面的信號(hào)完整性分析。n 它不僅能對(duì)傳輸線阻抗、信號(hào)反射和信號(hào)間串?dāng)_等多種設(shè)計(jì)中存在的信號(hào)完整性問(wèn)題以圖形的方式進(jìn)行分析，而且還能利用規(guī)則檢查發(fā)現(xiàn)信號(hào)完整性問(wèn)題。n 同時(shí)，Altium Designer

6、還提供一些有效的終端選項(xiàng)，來(lái)幫助設(shè)計(jì)者選擇最好的解決方案。Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能2、分析設(shè)置需求 n 在PCB編輯環(huán)境下進(jìn)行信號(hào)完整性分析。為了得到精確的結(jié)果，在運(yùn)行信號(hào)完整性分析之前需要完成以下步驟： (1)電路中需要至少一片集成電路。 (2)對(duì)于設(shè)計(jì)中的每個(gè)元件，需要提供準(zhǔn)確的信號(hào)完整性模型。 (3)在設(shè)計(jì)規(guī)則中，必須設(shè)定電源網(wǎng)絡(luò)和地網(wǎng)絡(luò)。Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能(4)必須要提供激勵(lì)源。(5)必須正確地設(shè)置PCB的疊層。(6)電源平面必須連續(xù)，分割電源平面將無(wú)法得到

7、正確分析結(jié)果。(7)要正確設(shè)置所有層的厚度。注意：在該設(shè)計(jì)中存在分割的電源平面，因此仿真的結(jié)果可能會(huì)注意：在該設(shè)計(jì)中存在分割的電源平面，因此仿真的結(jié)果可能會(huì)有偏差有偏差。Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能3、操作流程 n 布線前SI分析概述 p 設(shè)計(jì)者如需對(duì)項(xiàng)目原理圖設(shè)計(jì)進(jìn)行SI仿真分析，Altium Designer要求必須建立一個(gè)工程項(xiàng)目名稱。p 在原理圖SI分析中，系統(tǒng)將采用在SISetup Option對(duì)話框設(shè)置的傳輸線平均線長(zhǎng)和特征阻抗值；Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能p 同時(shí)

8、，允許用戶直接在原理圖編輯環(huán)境下放置PCB Layout圖標(biāo)，直接對(duì)原理圖內(nèi)網(wǎng)絡(luò)定義規(guī)則約束。p 當(dāng)建立了必要的仿真模型后，在原理圖編輯環(huán)境的菜單中選擇Tools - Signal Integrity命令，運(yùn)行仿真。Copyright 2009 Altium LimitedAD信號(hào)完整性分析原理和功能n 布線后SI分析概述 如需對(duì)項(xiàng)目PCB版圖設(shè)計(jì)進(jìn)行SI仿真分析， Altium Designer要求必須在項(xiàng)目工程中建立相關(guān)的原理圖設(shè)計(jì)。此時(shí)，當(dāng)在任何一個(gè)原理圖文檔下運(yùn)行SI分析功能將與PCB版圖設(shè)計(jì)下允許SI分析功能得到相同的結(jié)果。Copyright 2009 Altium LimitedA

9、D信號(hào)完整性分析原理和功能當(dāng)建立了必要的仿真模型后，在PCB編輯環(huán)境的菜單中選擇Tools - Signal Integrity命令，運(yùn)行仿真。注：這里，只對(duì)布線后SI進(jìn)行分析，而對(duì)于布線前SI沒(méi)有進(jìn)行分析。如果有興趣的話，可以仿照布線后SI分析的方法，實(shí)現(xiàn)對(duì)布線前的SI分析。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析p檢查原理圖和PCB圖之間的元件鏈接 在進(jìn)行設(shè)計(jì)實(shí)例信號(hào)完整性分析前，新my_sch_pcb_design6 的子目錄，將my_sch_pcb_design5子目錄下的所有文件復(fù)my_sch_pcb_design6子目錄下。Copyrigh

10、t 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析下面給出檢查設(shè)計(jì)實(shí)例原理圖和PCB圖之間元件鏈接的步驟，其步驟主要包括：1打開(kāi)設(shè)計(jì)工程和PCB設(shè)計(jì)文件，進(jìn)入PCB編輯器界面。2在AD主界面主菜單下，選擇Project-Component Links。 注：步驟2不是必須執(zhí)行的，只有在設(shè)計(jì)中存在原理圖和PCB圖元 件沒(méi)有完成對(duì)應(yīng)的時(shí)候才需要執(zhí)行該步驟。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析3出現(xiàn)Edit Component Links between Schematic Document Shee1.SchDoc and PCB Do

11、cument（在原理圖文檔和PCB文檔之間，編輯元件鏈接）對(duì)話框界面。4. 在該界面下，看到OSC1和SW1元件沒(méi)有完成元件的原理圖封裝和PCB封裝的映射。分別選擇這兩個(gè)元件，然后點(diǎn)擊“”按鈕。完成添加OSC1和SW1元件的對(duì)應(yīng)。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析點(diǎn)擊按鈕完成添加原件的對(duì)應(yīng)Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析5. 在該界面右下角，點(diǎn)擊 按鈕。6. 出現(xiàn)Information對(duì)話框，點(diǎn)擊OK按鈕，完成所有元件的原理圖和PCB圖的鏈接。7. 關(guān)閉該對(duì)話框界面。Copyright 2009

12、Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析p疊層參數(shù)設(shè)置 在執(zhí)行信號(hào)完整性分析前，需要對(duì)疊層的相關(guān)參數(shù)進(jìn)行設(shè)置。下面給出設(shè)置疊層參數(shù)的步驟，其步驟主要包括： 1. PCB編輯器下，在AD主界面主菜單下，選擇Design-Layer StackManager。 2. 出現(xiàn)如下圖所示的疊層管理器界面。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析點(diǎn)擊按鈕Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析點(diǎn)擊ok退出編輯Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析p信號(hào)完整性規(guī)則設(shè)置

13、這個(gè)部分將進(jìn)行信號(hào)完整性規(guī)則設(shè)置，用于幫助實(shí)現(xiàn)信號(hào)完整性分析。下面給出進(jìn)行信號(hào)完整性規(guī)則設(shè)置的步驟，其步驟主要包括： 1.在AD主界面主菜單下，選擇Design-Rules。 2.出現(xiàn)PCB規(guī)則和約束編輯器界面。在該界面左側(cè)列表中找到Signal Integrity，并展開(kāi)。在展開(kāi)項(xiàng)中，找到SignalStimulus（信號(hào)激勵(lì)）。右鍵點(diǎn)擊Signal Stimulus，出現(xiàn)浮動(dòng)菜單，在浮動(dòng)菜單內(nèi)選擇New rule。在新出現(xiàn)的Signal Stimulus界面下，進(jìn)行參數(shù)設(shè)置。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析設(shè)置為Single Pulse 設(shè)

14、置為20.00n設(shè)置為20.00nCopyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析3. 在上圖左側(cè)列表中找到Signal Integrity，并展開(kāi)。在展開(kāi)項(xiàng)中，找到Supply Nets（供電網(wǎng)絡(luò)）。右鍵點(diǎn)擊SupplyNets，出現(xiàn)浮動(dòng)菜單。在浮動(dòng)菜單內(nèi)選擇New rule在新出現(xiàn)的SupplyNets界面下，按如下圖設(shè)置參數(shù)：Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析4按上面的方法新添加規(guī)則。分別為VCC5V0、VCC3V3、VCC2

15、V5、VCC1V2設(shè)置不同的電壓值電壓值。下圖給出了新添加的供電規(guī)則的列表。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析p為元件分配IBIS模型 這個(gè)部分將為PCB設(shè)計(jì)中的所有元件分配IBIS模型。下面給出分配IBIS模型的步驟，其步驟包括： 1.進(jìn)入PCB編輯器界面。 2.在AD主界面主菜單下選擇Tools-Signal Integrity。 3.如下圖所示，出現(xiàn)Errors or warning found（發(fā)現(xiàn)錯(cuò)誤或者警告）對(duì)話框界面。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析點(diǎn)擊按鈕，為元件分配IBIS模型C

16、opyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析4. 點(diǎn)擊 按鈕，為元件分配IBIS模型。5 出現(xiàn)Signal Integrity Model Assignments for fpga system.PcbDoc（為fpga system.PcbDoc分配信號(hào)完整性模型）對(duì)話框界面。在該模型配置界面下，能夠看到每個(gè)器件所對(duì)應(yīng)的信號(hào)完整性模型，并且每個(gè)器件都有相應(yīng)的狀態(tài)與之進(jìn)行對(duì)應(yīng)。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析 狀狀態(tài)態(tài) 說(shuō)明說(shuō)明

17、 No Match 表示目前沒(méi)有找到與該器件相關(guān)聯(lián)的信號(hào)完整性分析模型表示目前沒(méi)有找到與該器件相關(guān)聯(lián)的信號(hào)完整性分析模型，需要人工指定模型。，需要人工指定模型。 Low Confidence 系統(tǒng)自動(dòng)為該器件指定了一種模型，但置信度較低系統(tǒng)自動(dòng)為該器件指定了一種模型，但置信度較低 Medium Confidence 系統(tǒng)自動(dòng)為該器件指定了一種模型，置信度中等系統(tǒng)自動(dòng)為該器件指定了一種模型，置信度中等 High Confidence 系統(tǒng)自動(dòng)為該器件指定了一種模型，置信度較高。系統(tǒng)自動(dòng)為該器件指定了一種模型，置信度較高。 Model found 已經(jīng)存在和器件相關(guān)的模型。已經(jīng)存在和器件相關(guān)的模型

18、。 User Modified 用于修改了模型的有關(guān)參數(shù)。用于修改了模型的有關(guān)參數(shù)。Model added 用戶創(chuàng)建了新的模型。用戶創(chuàng)建了新的模型。 Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析 6在Signal Integrity Model Assignments for fpga system.PcbDoc對(duì)話框界面，有一些元器件的狀態(tài)標(biāo)記為No Match。需要為這些元器件分配模型。設(shè)計(jì)者雙擊元件名，打開(kāi)如下圖所示的Signal Integrity Model（信號(hào)完整性模型）參數(shù)設(shè)置對(duì)話框界面，按下面設(shè)置參數(shù)：Copyright 2009 Alt

19、ium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析選擇器件的類(lèi)選擇器件的類(lèi)型型 選擇相應(yīng)的驅(qū)動(dòng)選擇相應(yīng)的驅(qū)動(dòng)類(lèi)型類(lèi)型 模型設(shè)置完成后選擇模型設(shè)置完成后選擇OK按鈕，退出模型配置界按鈕，退出模型配置界面。面。 如需要從外部導(dǎo)入與器件相關(guān)如需要從外部導(dǎo)入與器件相關(guān)聯(lián)的聯(lián)的IBIS模型，點(diǎn)擊按鈕。選模型，點(diǎn)擊按鈕。選擇從器件廠商那里得到的擇從器件廠商那里得到的IBIS 模型即可。模型即可。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析點(diǎn)擊按鈕，將修改后的模型更新到原理圖中。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析p執(zhí)行完整性分

20、析 這個(gè)部分將執(zhí)行信號(hào)完整性仿真。下面給出執(zhí)行信號(hào)完整性仿真的步驟其步驟主要包括：點(diǎn)擊此按鈕Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析2.出現(xiàn)SI Setup Options（SI設(shè)置選項(xiàng)）對(duì)話框界面。在該界面中保留默認(rèn)值，然后點(diǎn)擊按鈕。Altium Designer開(kāi)始運(yùn)行信號(hào)完整性仿真程序。點(diǎn)擊此按鈕，開(kāi)始運(yùn)行點(diǎn)擊此按鈕，開(kāi)始運(yùn)行信號(hào)完整仿真程序信號(hào)完整仿真程序Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析 3出現(xiàn)SI Integrity（SI完整性）對(duì)話框界面。該界面顯示了分析后的網(wǎng)絡(luò)狀態(tài)。通過(guò)此窗口中左側(cè)部分可

21、以看到網(wǎng)絡(luò)是否通過(guò)了相應(yīng)的規(guī)則，如過(guò)沖幅度等。通過(guò)右側(cè)的設(shè)置，可以以圖形的方式顯示過(guò)沖和串?dāng)_結(jié)果。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析p觀察信號(hào)完整性分析結(jié)果1. 反射的分析 下面將對(duì)設(shè)計(jì)中的TXD和RXD網(wǎng)絡(luò)進(jìn)行反射分析，其步驟主要包括： （1）在Signal Integrity（信號(hào)完整性）對(duì)話框左側(cè)的列表中，分別選RXD和TXD網(wǎng)絡(luò)，然后點(diǎn)擊右側(cè)的 按鈕。Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析Copyright 200

22、9 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析2如上圖所示，在其右側(cè)上方的Net窗口下面，列出了新添加的RXD和TXD兩個(gè)網(wǎng)絡(luò)。3.點(diǎn)擊該界面右下角的 按鈕，查看波形的反射結(jié)果。4.RXD的網(wǎng)絡(luò)接收端上，看到由于反射的存在波形出畸變，在下降沿的末端出現(xiàn)振鈴的現(xiàn)象。如下圖所示Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析Copyright 2009 Altium Limited 設(shè)計(jì)實(shí)例信號(hào)完整性分析下面將對(duì)設(shè)計(jì)中的TXD和RXD網(wǎng)絡(luò)進(jìn)行端接，以減少反射。下面給出實(shí)現(xiàn)步驟，其步驟主要包括：n選擇RXD網(wǎng)絡(luò)或者TXD網(wǎng)絡(luò)。n在Termination下，對(duì)于ParallelRes to VCC選項(xiàng)。選中Enabled。這樣，就為RXD網(wǎng)絡(luò)和TXD網(wǎng)絡(luò)進(jìn)行了并行端接。n如下圖所示，點(diǎn)擊下方的按鈕Copyright 2009 Altium Li