微機原理與接口技術(shù)南京信息工程大學(xué)第5章-存儲器技術(shù)

1、NUIST第第5 5章章 存儲器技術(shù)存儲器技術(shù) 主要內(nèi)容主要內(nèi)容 存儲器概述存儲器概述 存儲器用來存放程序和數(shù)據(jù)。表征了計算機的“記憶”功能。 指標(biāo)：容量、速度和價格/位寄存器Cache主存儲器(RAM和ROM)外存儲器(軟盤、磁盤、光盤)存儲器的層次結(jié)構(gòu)存取速度快慢存儲容量小大內(nèi)存外存5.1.1 5.1.1 存儲器的分類存儲器的分類存儲器外部存儲器內(nèi)部存儲器軟盤硬盤磁帶光盤閃存盤RAMROMSRAM(靜態(tài)RAM)DRAM(動態(tài)RAM)掩模ROMPROMEPROME2PROMFlash PROMcache計算機主存固定程序，微程序控制存儲器用戶自編程序，用于工業(yè)控制機或電器中用戶編寫并可修改程

2、序或者測試程序IC卡上存儲信息固態(tài)磁盤，IC卡課堂練習(xí)課堂練習(xí)D 基本的輸入輸出系統(tǒng)BIOS，存儲在以下何種存儲介質(zhì)中 。A. 系統(tǒng)RAM中B. 硬盤中C. DOS系統(tǒng)中D. 系統(tǒng)ROM中C 斷電后，計算機中 中的數(shù)據(jù)將全部丟失。A. 硬盤B. ROM和RAMC. RAMD. ROM課堂練習(xí)課堂練習(xí)D EPROM是指 。A. 只讀存儲器B. 可編程的只讀存儲器C. 可電改寫的只讀存儲器D. 可編程可擦除的只讀存儲器5.1.2 5.1.2 存儲器性能指標(biāo)存儲器性能指標(biāo)存儲容量(1) 存儲單元數(shù) 位數(shù)表示。如“1K 4b”(2) 字節(jié)數(shù)表示。如“128B”，常用單位KB，MB，GB，TB等2MN;

3、 M是芯片的地址線根數(shù) N是芯片的數(shù)據(jù)線根數(shù)10根地址線4根數(shù)據(jù)線5.1.2 5.1.2 存儲器性能指標(biāo)存儲器性能指標(biāo)存取時間啟動一次存儲器操作到完成該操作所需的時間。集成度一個存儲芯片內(nèi)能集成多少個基本存儲電路。位/片功耗可靠性性價比存儲1個二進(jìn)制位5.1.3 5.1.3 存儲器系統(tǒng)結(jié)構(gòu)存儲器系統(tǒng)結(jié)構(gòu)存儲體(矩陣)地址鎖存地址譯碼數(shù)據(jù)緩沖讀寫控制ABDBCB由基本存儲單元組成，一個存儲單元放一個二進(jìn)制1010101010N1010101010101010M5.1.3 5.1.3 存儲器系統(tǒng)結(jié)構(gòu)存儲器系統(tǒng)結(jié)構(gòu)存儲體矩陣地址鎖存地址譯碼數(shù)據(jù)緩沖讀寫控制ABDBCB存儲芯片若要存放MN位二進(jìn)制信息

4、，需要MN個基本存儲單元。1010101 0101010101010101010101010讀對CPU送來的n位地址信息進(jìn)行譯碼，從而選中片內(nèi)某一存儲單元?？刂茖x中的存儲單元進(jìn)行讀寫操作5.1.3 5.1.3 存儲器系統(tǒng)結(jié)構(gòu)存儲器系統(tǒng)結(jié)構(gòu)地址譯碼器m條地址線存儲器012m1I/O0I/O1I/ON-12mN存儲體結(jié)構(gòu)101010101010101010101010101010105.1.3 5.1.3 存儲器系統(tǒng)結(jié)構(gòu)存儲器系統(tǒng)結(jié)構(gòu)單譯碼 只用一個譯碼電路對所有地址信息進(jìn)行譯碼，譯碼輸出的選擇線直接選中對應(yīng)單元 適合小容量存儲器地址譯碼器A7A0存儲器01255I/O0I/O1I/O3數(shù)據(jù)緩沖

5、I/O2控制電路CSWRRD0000000110101010005.1.3 5.1.3 存儲器系統(tǒng)結(jié)構(gòu)存儲器系統(tǒng)結(jié)構(gòu)雙譯碼 N位地址線分成兩部分，送X和Y譯碼器進(jìn)行譯碼，產(chǎn)生一組行選擇線X和一組列選擇線Y。 某一單元的X線和Y線同時有效時，相應(yīng)單元被選中。X譯碼A9A5X0X1X31I/O控制電路CSWRRD A4A0Y譯碼Y0Y313232存儲矩陣1K 1數(shù)據(jù)緩沖 一根X線選中同一行的所有單元，一根Y線選中同一列的所有單元。0000003131000000 大容量存儲器中，通常采用雙譯碼結(jié)構(gòu)。主要內(nèi)容主要內(nèi)容 隨機讀寫存儲器隨機讀寫存儲器靜態(tài)RAM1 1動態(tài)RAM2 2根據(jù)基本存儲單元的類型

6、不同，RAM可分為利用多個晶體管組成的電路來保存一位二進(jìn)制信息，只要不掉電，這個信息就可以穩(wěn)定的保存。5.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAM基本存儲單元 由兩個增強型的NMOS反相器交叉耦合而成的觸發(fā)器，由6個MOS管構(gòu)成。ABVccT1T2T3T4原理示意圖控制管負(fù)載管 該電路有兩個相對穩(wěn)定的狀態(tài) T1管導(dǎo)通，A=0，T2管截止，B=1(1)T1管截止，A=1，T2管導(dǎo)通，B=05.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAMABVccT1T2T3T4原理示意圖T1管導(dǎo)通，A=0，T2管截止，B=110用兩個相對穩(wěn)定狀態(tài)分別表示邏輯1和邏輯0邏輯0I/O5.2.1 5.2.1 靜態(tài)靜態(tài)RA

7、MRAMA“1”B“0”VccT1T2T3T4六管基本存儲電路T5T6X地址譯碼線Y地址譯碼線T7T8行選通管列選通管D0D0X譯碼輸出線為高電平,I/O 若Y譯碼輸出也是高電平 則T7、T8管也導(dǎo)通。 D0、/D0與輸入輸出電路的I/O和/I/O線相通。T5、T6導(dǎo)通， A、B分別與D0，/D0相連“1”“0”5.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAM工作過程讀操作：見上一頁寫操作：I/OABVccT1T2T3T4六管基本存儲電路T5T6X地址譯碼線Y地址譯碼線T7T8D0D0I/O“1”“0”015.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAM靜態(tài)RAM 芯片2114 (1K 4 位)611

8、6 (2K 8 位)6264 (8K 8位)62128 (16K8位)62256 (32K8位)存儲單元個數(shù)每個單元數(shù)據(jù)位數(shù)10根地址線4根數(shù)據(jù)線2114RAM123456789181716151413121110A6A5A4A3A0A1A2CSGNDVCCA7A8A9I/O1I/O2I/O3I/O4WE5.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAMD恢復(fù)時間CBA片選有效后讀取時間下一周期地址有效后讀取時間讀周期讀信號WE地址片選CS數(shù)據(jù)輸出2114 讀操作時序?qū)⒂x取存儲單元的地址加載到存儲器地址輸入端加入有效的片選信號在WE上加高電平，延時后，所選單元內(nèi)容出現(xiàn)在I/O端片選信號無效，I/O

9、呈高阻狀態(tài)，本次讀出結(jié)束5.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAM寫脈沖寬度數(shù)據(jù)有效時間恢復(fù)時間地址建立時間CBDA下一周期寫周期寫信號WE地址片選CS數(shù)據(jù)輸入2114 寫操作時序5.2.1 5.2.1 靜態(tài)靜態(tài)RAMRAM靜態(tài)RAM 芯片2114 (1K 4位)6116 (2K 8位)6264 (8K 8位)62128 (16K8位)62256 (32K8位)存儲單元個數(shù)每個單元數(shù)據(jù)位數(shù)13根地址線8根數(shù)據(jù)線6264RAM12345678910111213142827262524232221201918171615NCA12A7A6A5A4A3A2A1A0D0D1D2GNDVCCWECS2

10、A8A9A11OEA10CS1D7D6D5D4D3隨機讀寫存儲器隨機讀寫存儲器靜態(tài)RAM1 1動態(tài)RAM2 2根據(jù)基本存儲單元的類型不同，RAM可分為利用單個晶體管來存放一位二進(jìn)制信息。5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM單管動態(tài)RAM基本存儲單元行選擇線X位線讀出再生放大器列選擇線YT1T2C電容C上有電荷存儲”1”電容C上無電荷存儲”0”數(shù)據(jù)I/O線讀操作讀出“0”005.2.2 5.2.2 動態(tài)動態(tài)RAMRAM單管動態(tài)RAM基本存儲單元行選擇線X位線讀出再生放大器列選擇線YT1T2C電容C上有電荷存儲”1”電容C上無電荷存儲”0”數(shù)據(jù)I/O線讀操作讀出“0”寫操作寫入“1”1”1

11、”5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM動態(tài)RAM的結(jié)構(gòu)行列地址線復(fù)用5.2.2 5.2.2 動態(tài)動態(tài)RAMRAMA9A5A4A0數(shù)據(jù)線Y0行時鐘數(shù)據(jù)線T讀出放大CC讀出放大CCTTT行地址譯碼列時鐘發(fā)生器數(shù)據(jù)緩沖讀寫控制列地址譯碼列地址鎖存行時鐘發(fā)生器Y31X0X31列時鐘行地址鎖存D地址多路開關(guān)RAM控制邏輯WCASRASA9A0RAM芯片結(jié)構(gòu)5.2.2 5.2.2 動態(tài)動態(tài)RAMRAMA9A500000數(shù)據(jù)線Y0行時鐘數(shù)據(jù)線T讀出放大CC讀出放大CCTTT行地址譯碼列時鐘發(fā)生器數(shù)據(jù)緩沖讀寫控制列地址譯碼列地址鎖存行時鐘發(fā)生器Y31X0X31列時鐘行地址鎖存D地址多路開關(guān)RAM控制邏

12、輯WCASRASA9A0(0000010000)來自地址總線的A0A9加到地址多路開關(guān)的輸入端RAM控制邏輯發(fā)出控制信號控制多路開關(guān)輸出A5A9到RAM的5位地址引腳。5.2.2 5.2.2 動態(tài)動態(tài)RAMRAMA9A500000數(shù)據(jù)線Y0行時鐘數(shù)據(jù)線T讀出放大CC讀出放大CCTTT行地址譯碼列時鐘發(fā)生器數(shù)據(jù)緩沖讀寫控制列地址譯碼列地址鎖存行時鐘發(fā)生器Y31X0X31列時鐘行地址鎖存D地址多路開關(guān)RAM控制邏輯WCASRASA9A0(0000010000)地址穩(wěn)定后，RAM控制邏輯產(chǎn)生的行地址選通信號加到RAS引腳使片內(nèi)行時鐘發(fā)生器產(chǎn)生行鎖存時鐘，把A5A9鎖存到片內(nèi)行地址鎖存器隨即送到行地址

13、譯碼器，譯碼后選中第1行5.2.2 5.2.2 動態(tài)動態(tài)RAMRAMA4A010000數(shù)據(jù)線Y0行時鐘數(shù)據(jù)線T讀出放大CC讀出放大CCTTT行地址譯碼列時鐘發(fā)生器數(shù)據(jù)緩沖讀寫控制列地址譯碼列地址鎖存行時鐘發(fā)生器Y31X0X31列時鐘行地址鎖存D地址多路開關(guān)RAM控制邏輯WCASRASA9A0(0000010000)5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM動態(tài)RAM的刷新行選擇線X位線讀出再生放大器列選擇線YT1T2C數(shù)據(jù)I/O線 DRAM存儲單元是依靠電容充放電原理來保存信息的。 電容上的電荷會隨時間而泄露,以致信息丟失。因此必須及時向保存“1”的那些存儲單元補充電荷。 這一過程稱為DRA

14、M的刷新。 即對存儲器進(jìn)行一次讀取、放大和再寫入。由讀出放大器完成。5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM動態(tài)RAM的刷新刷新請求CLK地址多路開關(guān)刷新定時刷新地址計數(shù)控制邏輯刷新周期 刷新 地址地址總線刷新時高阻態(tài)DRAMCLK1 按行進(jìn)行，只要在刷新時限2ms中對DRAM系統(tǒng)進(jìn)行逐行選中，就可實現(xiàn)全面刷新。 RAS2164SAM12345678161514131211109N/CDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5A75.2.2 5.2.2 動態(tài)動態(tài)RAMRAM動態(tài)RAM 芯片2164 (64K 1 位)41256 (256K1 位)存儲單元個數(shù)每個

15、單元數(shù)據(jù)位數(shù)8根地址線1根數(shù)據(jù)輸入/輸出引腳 為什么2164 用8個引腳可以實現(xiàn)64K的尋址？動態(tài)RAM行列地址線復(fù)用5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM2164 讀操作時序地址WEDOUT有效數(shù)據(jù)輸出RASCAS高阻狀態(tài)列地址行地址tRAStCACtRACtASRtASC5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM2164 寫操作時序RASCAS地址WEDINDOUT高阻狀態(tài)列地址tRAStASRtASC行地址tWCStDHtDS5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM2164 刷新操作時序RASCAS地址行地址DOUTtRAStCRFtASR課堂練習(xí)課堂練習(xí)雙穩(wěn)態(tài)觸發(fā)器 靜態(tài)R

16、AM靠 存儲信息，而動態(tài)RAM靠存儲 信息，為保證動態(tài)RAM中的信息不丟失，需要進(jìn)行 操作。MOS電路中的柵極電容刷新 例5-1 某一RAM芯片內(nèi)部采用兩個64選1的地址譯碼器，并且有一個數(shù)據(jù)輸入和一個輸出端。試問該RAM芯片內(nèi)部的容量及內(nèi)部存儲器的陣列格式。5.2.2 5.2.2 動態(tài)動態(tài)RAMRAM分析:兩個64選1的地址譯碼器，分別是行地址和列地址的譯碼器內(nèi)部是64行64列的陣列格式，共有4K個存儲單元有一個數(shù)據(jù)輸入和一個輸出端每個存儲單元容納1個二進(jìn)制位綜上，芯片容量是4K1位主要內(nèi)容主要內(nèi)容 5.3 CPU5.3 CPU與存儲器的連接與存儲器的連接 存儲器芯片與CPU之間的連接，實質(zhì)

17、上就是與系統(tǒng)總線的連接，包括地址總線、數(shù)據(jù)總線和控制總線。SRAM的擴展1 1存儲器的譯碼2 2預(yù)備知識預(yù)備知識芯片容量：每個存儲芯片所能存儲的二進(jìn)制位數(shù)字長：存儲器的容量：一個存儲器的存儲單元個數(shù)，多以字節(jié)為 單位表示芯片的地址單元數(shù)數(shù)據(jù)線位數(shù)一個存儲單元所包含的二進(jìn)制位數(shù)存儲容量預(yù)備知識預(yù)備知識存儲芯片的引出線RAM地址線An-1A0VccGND刷新選擇（DRAM）片選讀寫控制數(shù)據(jù)線Dx（1，4，8位）地址線An-1A0地址線的根數(shù)n決定了 芯片可尋址的范圍Intel 2114（10條地址線），尋址范圍？動態(tài)存儲器Intel2164（8條地址線）但有CAS，RAS，行列復(fù)用，尋址范圍？In

18、tel 6264（13條地址線），尋址范圍？SRAM ：尋址范圍=2nDRAM ：尋址范圍=22nRAM地址線An-1A0VccGND刷新選擇（DRAM）片選讀寫控制數(shù)據(jù)線Dx（1，4，8位）預(yù)備知識預(yù)備知識數(shù)據(jù)線Dx（1，4，8位）數(shù)據(jù)線Dx1條：RAM芯片的數(shù)據(jù)線一般為1條，這樣的芯片稱為位片。構(gòu)成存儲器時作為數(shù)據(jù)總線中的任意一位8條：芯片的引出線已指定相應(yīng)數(shù)據(jù)位的名稱（D7D0）4條：可為數(shù)據(jù)總線的高四位或低四位存儲芯片的引出線預(yù)備知識預(yù)備知識RAM地址線An-1A0VccGND刷新選擇（DRAM）片選讀寫控制數(shù)據(jù)線Dx（1，4，8位）讀寫控制片選存儲芯片的引出線課堂練習(xí)課堂練習(xí) 下列S

19、RAM各需要多少個地址輸入端？ 5124位、1K8位、1K4位、2K4位、4K12位、16K1位、64K1位、2561位已知芯片的容量N，反求地址線的根數(shù)P：P=log2N存儲容量尋址范圍N 地址輸入端P 數(shù)據(jù)線位數(shù) 512451294位1K81024108位1K41024104位2K12048111位預(yù)備知識預(yù)備知識一般構(gòu)成微型計算機系統(tǒng)的存儲器均以字節(jié)為基本單元編址。 1）對于數(shù)據(jù)線不滿8位的存儲芯片怎么使用？2）若存儲器字節(jié)容量大于已有芯片的容量，怎么處理？思考：5.3.1 5.3.1 存儲器擴展存儲器擴展位擴展存儲器芯片的字?jǐn)?shù)（容量）滿足存儲器系統(tǒng)的要求，例如8片2K1位的芯片組成容量

20、為2KB的存儲器。但其每個字的位數(shù)（字長）小于存儲器系統(tǒng)的要求。D0。D712345678A0。A10R/WCSA0。A10CSR/W存儲單元個數(shù)5.3.1 5.3.1 存儲器擴展存儲器擴展位擴展1K4位芯片存儲芯片組成1K8的存儲器。 每個存儲芯片的地址線和控制線（包括片選信號線、讀寫信號線等）并聯(lián)在一起，以保證對每個芯片及內(nèi)部存儲單元的同時選中。數(shù)據(jù)線分別連至數(shù)據(jù)總線的不同位上，以保證通過數(shù)據(jù)總線一次可訪問到指定位數(shù)數(shù)據(jù)。D0。D71A0。A9CSR/W2A0。A9R/WCS1K45.3.1 5.3.1 存儲器擴展存儲器擴展A11A10A9A0M/IO8088WRD0D3D4D7譯碼器A9

21、A0CSWEI/O I/O2114（1）Y0A9A0CSWEI/O I/O2114（2） 例5-2 用1K4的Intel2114芯片構(gòu)成1K8的存儲器系統(tǒng) 000011000H3FFH5.3.1 5.3.1 存儲器擴展存儲器擴展地址碼芯片的地址范圍A15 A12 A11 A10 A9 A0X XX X0 0 0 00 0 1 10000H03FFH5.3.1 5.3.1 存儲器擴展存儲器擴展字?jǐn)U展/地址擴充 存儲器芯片的位數(shù)（字長）符合存儲器系統(tǒng)的要求，但其字?jǐn)?shù)（容量）不夠。此時采用地址串聯(lián)的方法 存儲單元個數(shù)5.3.1 5.3.1 存儲器擴展存儲器擴展譯碼電路A0A1316K8CEA0A13

22、16K8CEA0A1316K8CEA0A1316K8CEA14A15A0A13D0D7WRRDY0Y1Y2Y3CPU例如用16K8位芯片構(gòu)成64KB的存儲器地址線片內(nèi)地址線片選地址線5.3.1 5.3.1 存儲器擴展存儲器擴展Y0Y1Y2Y3譯碼器M/IO8088WRD0D7A10A0A12A11A10A0OECEO0O72176（1）片內(nèi)地址線片選地址線 例5-3 用2K8的Intel 2716芯片構(gòu)成8K8b的存儲器系統(tǒng)A10A0OECEO0O72176（2）A10A0OECEO0O72176（3）A10A0OECEO0O72176（4）5.3.1 5.3.1 存儲器擴展存儲器擴展地址碼芯

23、片的地址范圍對應(yīng)芯片A15 A13 A12 A11 A10 A9 A02716-1X X0 0X X0 00 0 01 1 10000H07FFH2716-2X XX X0 10 10 0 01 1 10800H0FFFH2716-3X X1 0X X1 00 0 01 1 11000H17FFH2716-4X XX X1 11 10 0 01 1 11800H1FFFH5.3.1 5.3.1 存儲器擴展存儲器擴展字位同時擴展 當(dāng)存儲器芯片的單元數(shù)和I/O位數(shù)均不符合存儲器系統(tǒng)的要求，就需要用多片這樣的芯片同時進(jìn)行字?jǐn)U展和位擴展。5.3.1 5.3.1 存儲器擴展存儲器擴展例如用2564位芯片

24、構(gòu)成1KB的存儲器A0A7CE2I/OA0A72564CE1I/OA0A7CE2I/OA0A72564CE1I/OA0A7CE2I/OA0A72564CE1I/OA0A7CE2I/OA0A72564CE1I/OD0D7A0A7譯碼電路A8A9Y0Y1Y2Y35.3.1 5.3.1 存儲器擴展存儲器擴展字位同時擴展 當(dāng)存儲器芯片的單元數(shù)和I/O位數(shù)均不符合存儲器系統(tǒng)的要求，就需要用多片這樣的芯片同時進(jìn)行字?jǐn)U展和位擴展。1）首先要弄清楚RAM總?cè)萘颗c單片容量之間的關(guān)系; 2）按字節(jié)容量（8位）組成芯片組； 3）根據(jù)存儲器的總?cè)萘坑嬎愠鲂酒M的數(shù)目；位擴展字?jǐn)U展課堂練習(xí)課堂練習(xí) 現(xiàn)有SRAM芯片若干

25、，芯片的容量為5124，與組成16K8的靜態(tài)存儲器，試問：需要多少芯片組？需要多少芯片？ 芯片數(shù) = 16K8 5124 芯片組數(shù) =16K512 = 32 組= 32 2= 64 片5.3.1 5.3.1 存儲器擴展存儲器擴展字位同時擴展4）確定存儲器結(jié)構(gòu) 關(guān)鍵是地址線的確定地址線片內(nèi)地址線片選地址線對片內(nèi)存儲單元進(jìn)行尋址選擇芯片組課堂練習(xí)課堂練習(xí) 現(xiàn)有SRAM芯片若干，芯片的容量為5124，與組成16K8的靜態(tài)存儲器，試問：用于片內(nèi)地址選擇需要用多少根地址線？片選地址線數(shù)目？ 片內(nèi)地址線 = log2512 = 9片選地址線 = log216K512 = 5課堂練習(xí)課堂練習(xí)A12A13控制

26、端控制端2-4譯譯碼器碼器4#4#3#2#1#32#2#1#3-83-8譯碼器譯碼器.A9A10A1111100100輸出去芯片組片選端輸出去芯片組片選端讀讀/寫控制線寫控制線數(shù)據(jù)線數(shù)據(jù)線D0D7地址線地址線A0A8控制控制試分析各芯片組的尋址范圍？討論討論一個芯片組的容量：n1M，每組所需芯片數(shù)：M/m1 所需芯片組數(shù)為: N/n1 所需芯片總數(shù)為:（N/n1）（ M/m1 ） 已知單片容量為n1m1(n1為單片尋址范圍，m1為數(shù)據(jù)線位數(shù))，要求存儲器總量為NM（N為尋址范圍，M為數(shù)據(jù)字長)。 討論討論片內(nèi)地址線數(shù)目: p1=log2n1，與系統(tǒng)總線中的A0Ap11相連存儲器總的地址線數(shù)目：

27、p2=log2N 用于片選信號的地址線數(shù)：p=p2p1將p譯碼后分別接至各芯片組的片選端，即完成了存儲器容量的計算與連接已知單片容量為n1m1(n1為單片尋址范圍，m1為數(shù)據(jù)線位數(shù))，要求存儲器總量為NM（N為尋址范圍，M為數(shù)據(jù)字長)。 5.3.1 5.3.1 存儲器擴展存儲器擴展譯碼器IO/MWRD0A9A0A10A11D1D2D3D6D7D4D5A9A0CSWEI/O0I/O1I/O2I/O31K42114(1)A9A0CSWEI/O0I/O1I/O2I/O31K42114(2)A9A0CSWEI/O0I/O1I/O2I/O31K42114(3)A9A0CSWEI/O0I/O1I/O2I/

28、O31K42114(4)第1組第2組 例5-4 用1K4的Intel 2114芯片構(gòu)成2K8b的存儲器系統(tǒng)5.3.1 5.3.1 存儲器擴展存儲器擴展地址碼芯片的地址范圍對應(yīng)芯片A15 A13 A12 A11 A10 A9 A02114-12114-2X X X0 0X X X0 00 01 10000H03FFHX X XX X X0 10 10 01 10400H07FFH2114-32114-4問題：以上各例子中，地址總線并沒有全部參與譯碼，剩余的高位地址線該如何處理？第1組第2組5.3 CPU5.3 CPU與存儲器的連接與存儲器的連接 存儲器芯片與CPU之間的連接，實質(zhì)上就是與系統(tǒng)總線

29、的連接，包括地址總線、數(shù)據(jù)總線和控制總線。SRAM的擴展1 1存儲器的譯碼2 25.3.2 5.3.2 存儲器譯碼存儲器譯碼 存儲器與地址總線的連接，包括兩方面內(nèi)容： 一是高位地址線譯碼，用以選擇存儲芯片； 二是低位地址線連接，用以通過片內(nèi)地址譯碼器選擇存儲單元線選法全譯碼法部分譯碼法5.3.2 5.3.2 存儲器譯碼存儲器譯碼線選法 線選法是指高位地址線不經(jīng)過譯碼，直接作為存儲芯片的片選信號。 例5-5 假定某微機系統(tǒng)的存儲容量為4KB，CPU尋址空間為64KB（即地址總線為16位），所用芯片容量為1KB（即片內(nèi)地址為10位）。5.3.2 5.3.2 存儲器譯碼存儲器譯碼A0A9（1）1KB

30、CS（4）1KBCS（2）1KBCS（3）1KBCSA10A11A12A13 每根高位地址線接一塊芯片，用低位地址線實現(xiàn)片內(nèi)尋址 結(jié)構(gòu)簡單，但地址空間浪費大，整個存儲器地址空間不連續(xù)，而且由于部分地址線未參加譯碼，還會出現(xiàn)地址重疊。0400H07FFH 0800H0BFFH1000H13FFH 2000H23FFH任何時刻不允許出現(xiàn)A10A13中兩位以上同時為1的情況5.3.2 5.3.2 存儲器譯碼存儲器譯碼地址重疊v 一個存儲單元具有多個存儲地址的現(xiàn)象；v 例如：上例中1號芯片在一個段內(nèi)(64K)有4組地址可用 0400H07FFH，4400H47FFH，8400H87FFH，C400HC

31、7FHHv 原因：有些高位地址線沒有用、可任意；v 使用地址：出現(xiàn)地址重復(fù)時，常選取其中既好用、又不沖突的一個“可用地址”；v 選取的原則：高位地址全為0的地址。5.3.2 5.3.2 存儲器譯碼存儲器譯碼全譯碼法 全譯碼法是指將地址總線中除片內(nèi)地址以外的全部高位地址接到譯碼器的輸入端參與譯碼。 例6-6 設(shè)CPU尋址空間為64KB（地址總線為16位），存儲器由8片容量為8KB的芯片構(gòu)成。5.3.2 5.3.2 存儲器譯碼存儲器譯碼（1）8KBCS（2）8KBCS（8）8KBCSA0A12A13A15Y1Y0Y73-8譯碼器譯碼器0000H1FFFH2000H2FFFHE000HFFFFH5.

32、3.2 5.3.2 存儲器譯碼存儲器譯碼 當(dāng)存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出連續(xù)的幾根作為片選控制，多余的令其空閑，以便需要時擴充。特點 采用全譯碼法，每個存儲單元的地址都是唯一的，不存在地址重疊，但譯碼電路較復(fù)雜，連線也較多。5.3.2 5.3.2 存儲器譯碼存儲器譯碼部分譯碼法 將高位地址線中的一部分（而不是全部）進(jìn)行譯碼，產(chǎn)生片選信號。該方法常用于不需要全部地址空間的尋址能力，但采用線選法地址線又不夠用的情況。 例6-7 CPU地址總線為16位，存儲器由4片容量為8KB的芯片構(gòu)成時，采用部分譯碼法尋址32KB。5.3.2 5.3.2 存儲器譯碼存儲器譯碼 由于未參

33、加譯碼的高位地址與存儲器地址無關(guān)，因此存在地址重疊問題。 當(dāng)選用不同的高位地址線進(jìn)行部分譯碼時，其譯碼對應(yīng)的地址空間不同。Y1Y0Y2Y3A14A132-4譯碼器譯碼器8KB（1）CS8KB（4）CS8KB（2）CS8KB（3）CSA15（不參加譯碼）（不參加譯碼）A0A1200001FFF20003FFF40005FFF60007FFF=0=180009FFFA000BFFFC000DFFFE000FFFF5.3.2 5.3.2 存儲器譯碼存儲器譯碼 例5-8 請將SRAM 6264芯片（8K8）與8088系統(tǒng)連接，使其地址范圍為：38000H39FFFH和78000H79FFFH。假設(shè)用7

34、4LS138譯碼器構(gòu)成譯碼電路地 址 碼地址范圍A19A18A17 A16 A15 A14 A13A12 A000 1 1 1 0 0 0 01 138000H39FFFH01 1 1 1 0 00 01 178000H79FFFH5.3.2 5.3.2 存儲器譯碼存儲器譯碼A Y0B Y1C Y2 Y3 G1 Y4 G2A Y5G2B Y6 Y7 74LS138工作條件：G1=1，G2A=G2B=0工作原理：將復(fù)合的輸入信號變?yōu)槊杜e的輸出信號5.3.2 5.3.2 存儲器譯碼存儲器譯碼MEMW8088CPU系統(tǒng)D0D7A0A12A0A12D0D7MEMRWEOECS1CS26264A17A1

35、6A15A19A14A13138G1G2BCBAY0Y710000011100/11/0可接其他存儲芯片G2AA9A0ODWECS1CS22124A0BHEA10A1D7D0A9A0ODWECS1CS2D15D8RDWRCS來自地址譯碼器8086 CPU 8086 CPU 與與 SRAM SRAM 的連接的連接用2142 SRAM構(gòu)成一個2KB的存儲器系統(tǒng)。2142 SRAM是1K4位，必須用4片2142連接成2KB的存儲器。圖中給出了存儲器位擴展的方法。8086的數(shù)據(jù)總線寬度為16用于指示低8位數(shù)據(jù)有效高8位數(shù)據(jù)總線允許信號，用于指示高8位數(shù)據(jù)有效主要內(nèi)容主要內(nèi)容 現(xiàn)代微機的存儲體系現(xiàn)代微機

36、的存儲體系Cache-主存存儲層次1主輔存存儲體系2并行主存系統(tǒng)及新型RAM35.4.1 Cache-主存存儲層次v用高速的靜態(tài)RAM組成小容量的存儲器，稱作高速緩沖存儲器(Cache)。速度接近CPU主存數(shù)據(jù)總線CPU主存地址寄存器替換控制部件主存-Cache地址變換機構(gòu)Cache地址寄存器Cache存儲體地址總線不命中命中v程序訪問的局部性原理。Cache控制器5.4.1 Cache-主存存儲層次Cache-主存的地址映像v 為了把信息裝入Cache中，必須應(yīng)用某種函數(shù)把主存地址映像到Cache中定位，稱作地址映像。v 當(dāng)信息按這種映像關(guān)系裝入Cache后，執(zhí)行程序時應(yīng)將主存地址變換為Ca

37、che地址，這個變換過程成為地址變換。v 與主存容量相比，Cache的容量很小，它所保存的信息僅是主存信息的一個子集，因此通常若干個主存地址將映像同一個Cache地址。5.4.1 Cache-主存存儲層次Cache主 存第 0 塊第 1 塊2N-1塊2N塊2N+1-1塊第 0 塊第 1 塊2N-1塊.第1區(qū)第2區(qū)Cache第 0 塊第 1 塊2N-1塊.主 存第 0 塊第 1 塊2M-1塊.Cache-主存的地址映像v 直接映像v 全相聯(lián)映像v 組相聯(lián)映像主 存第 0 塊第2k-1塊第 0 塊第2k-1塊第2N-1塊.第2k塊.第2M-1塊第2k塊.第 0 組第 1 組第2M-R組第 0 組第 1 組第2C組5.4.1 Cache-主存存儲層次替換策略v 先進(jìn)先出算法FIFO（First In First Out） 按調(diào)入Cache的先后決定淘汰的順序。v 近期最少使用算法LRU（Least Recently Used） 按Cache中各頁面使用的頻繁程度決定淘汰的順序。課堂練習(xí)課堂練習(xí)D 主存和CPU之間增加高速緩存的目的是 。A. 解決CPU和外存之間的速度匹配問題 B. 擴大存儲容量 C. 即擴大存儲容量又提高存取速度 D.解決CPU和主存之間的速度匹配問題 5.4 現(xiàn)代微機的存儲體系Cache-主存存儲層次1主輔存存儲體系2并行主存系統(tǒng)及新型RAM35.4.2 5