入門資料_FPGA時序分析基礎與時鐘約束實例

1、WORD18/18入門：FPGA時序分析基礎與時鐘約束實例2013-07-16何謂靜態(tài)時序分析（STA，Static Timing Analysis）？首先，設計者應該對FPGA部的工作方式有一些認識。FPGA的部結構其實就好比一塊PCB板，F(xiàn)PGA的邏輯陣列就好比PCB板上的一些分立元器件。PCB通過導線將具有相關電氣特性的信號相連接，F(xiàn)PGA也需要通過部連線將相關的邏輯節(jié)點導通。PCB板上的信號通過任何一個元器件都會產生一定的延時，F(xiàn)PGA的信號通過邏輯門傳輸也會產生延時。PCB的信號走線有延時，F(xiàn)PGA的信號走線也有延時。這就帶來了一系列問題，一個信號從FPGA的一端輸入，經過一定的邏輯

2、處理后從FPGA的另一端輸出，這期間會產生多大的延時呢？有多個總線信號從FPGA的一端輸入，這條總線的各個信號經過邏輯處理后從FPGA的另一端輸出，這條總線的各個信號的延時一致嗎？之所以關心這些問題，是因為過長的延時或者一條總線多個信號傳輸時間的不一致，不僅會影響FPGA本身的性能，而且也會給FPGA之外的電路或者系統(tǒng)帶來諸多問題。言歸正傳吧，之所以引進靜態(tài)時序分析的理論也正是基于上述的一些思考。它可以簡單的定義為：設計者提出一些特定的時序要求（或者說是添加特定的時序約束），套用特定的時序模型，針對特定的電路進行分析。分析的最終結果當然是要求系統(tǒng)時序滿足設計者提出的要求。 下面舉一個最簡單的例

3、子來說明時序分析的基本概念。假設信號需要從輸入到輸出在FPGA部經過一些邏輯延時和路徑延時。系統(tǒng)要求這個信號在FPGA部的延時不能超過15ns，而開發(fā)工具在執(zhí)行過程中找到了如圖所示的一些可能的布局布線方式。那么，怎樣的布局布線能夠達到系統(tǒng)的要求呢？仔細分析一番，發(fā)現(xiàn)所有路徑的延時可能為14ns、15ns、16ns、17ns、18ns，有兩條路徑能夠滿足要求，那么最后的布局布線就會選擇滿足要求的兩條路徑之一。 靜態(tài)時序分析的前提就是設計者先提出要 求，然后時序分析工具才會根據(jù)特定的時序模型進行分析，即有約束才會有分析。若設計者不添加時序約束，那么時序分析就無從談起。特權同學常常碰見一些初學 者在

4、遇到問題時不問青紅皂白就認為是時序問題，實際上只有在添加了時序約束后，系統(tǒng)的時序問題才有可能暴露出來。 下面我們再來看一個例子，我們假設有4個輸入信號，經過FPGA部一些邏輯處理后輸出。FPGA部的布線資源有快有慢之分，好比國道和高速公路。通過高速通道所需要的路徑延時假設為3ns-7ns，但只有兩條可用；而通過慢速通道的路徑延時則10ns。 默認情況下，離高速通道較近的din_2和din_3路徑被布線到了高速通道上，當前的4個信號在FPGA部的延時為： din1 = 15ns, din2 = 4ns, din3 = 6ns, din4 = 13ns。但是，我們實際的系統(tǒng)需這樣的： din1 1

5、0ns, din2 10ns, din3 20ns, din4 20ns。 按照前面給出的4個輸入信號的默認布局布線情況來看，din1是無法滿足時序要求的。 如果我們按照實際的需求對FPGA進行如下的時序約束： din1 10ns, din2 10ns, din3 20ns, din4 20ns。 此時，F(xiàn)PGA將重新進行布局布線。由于添加了時序約束，因此，F(xiàn)PGA的布局布線工具會根據(jù)這個實際需求，重新做布局布線后，我們看到，重新布局布線后的路徑延時如下： din1 = 7ns, din2 = 4ns, din3 = 18ns, din4 = 13ns。 此時，F(xiàn)PGA部的時序全部都能夠滿足要

6、求。 關于約束，我們要稍微提一下兩種不恰當?shù)募s束方法，即欠約束和過約束。我們假設下面提到的兩種情況下的原始系統(tǒng)實際時序要求都是一樣的，即前面我們所說的：din1 10ns, din2 10ns, din3 20ns, din4 20ns但是下面這兩種情況的約束不是完全按照實際系統(tǒng)時序需求來約束，我們來看看這些情況下會出現(xiàn)什么問題。欠約束的情況（din1和din2過約束）： 如果對本實例添加約束為 din1 20ns, din2 20ns, din3 20ns, din4 20ns。 此時，由于4條路徑的延時都能夠控制在20ns要求之，所以當前的約束都能夠達到目標。 但是，相對于實際的情況，有兩

7、種情形： A. din1和din2走了高速通道，那么當前約束也能夠滿足實際的時序要求； B. din1和din2都沒有走高速通道，或者有1條路徑走了高速通道，那么結果是一樣的，整個系統(tǒng)的時序無法滿足要求。 過約束的情況（din3和din4過約束）： 如果對本實例添加約束為： din1 10ns, din2 10ns, din3 10ns, din4 10ns。 此時，由于能夠走高速通道使得路徑延時10ns的路徑只有2條，那么無論如何當前的約束都有2條無法達到目標。 但是，相對于實際的情況，有兩種情形： A. din1和din2走了高速通道，那么當前約束也能夠滿足實際的時序要求； B. din1

8、和din2都沒有走高速通道，或者有1條路徑走了高速通道，那么結果是一樣的，整個系統(tǒng)的時序無法滿足要求。 這個簡單的例子當然不會是FPGA部實際的情況，但是FPGA部的各種資源若要得到均衡的分配，設計者就必須添加一定的約束（時序約束），將設計的需求傳達給工具，那么才有可能指導工具進行資源的合理分配，保證系統(tǒng)的基本性能要求得以實現(xiàn)。 時序欠約束和時序過約束都是不可取的，設計者應該根據(jù)實際的系統(tǒng)時序要求，添加合適的時序要求（可以稍微過約束），幫助設計工具達到最佳的時序性能。 下面我們再來認識一些時序分析的幾個最基本的概念，即時鐘和建立時間、保持時間的關系。 時鐘這個并不陌生的詞匯，特權同學也不大做文

9、章，就先舉個最典型的時鐘模型獻給大家。如圖所示，理想的時鐘模型是一個占空比為50%且周期固定的方波。為一個時鐘周期，為高脈沖寬度，為低脈沖寬度，=+。占空比定義為高脈沖寬度與周期之比，即/。 所謂建立時間（），是指在時鐘上升沿到來之前數(shù)據(jù)必須保持穩(wěn)定的時間；所謂保持時間（），是指在時鐘上升沿到來以后數(shù)據(jù)必須保持穩(wěn)定的時間。一個數(shù)據(jù)需要在時鐘的上升沿被鎖存，那么這個數(shù)據(jù)就必須在這個時鐘上升沿的建立時間和保持時間保持穩(wěn)定。 這里，我們舉一個二輸入與功能的時序設計模型，如圖所示。輸入數(shù)據(jù)data1和data2會在時鐘的上升沿被分別鎖存到reg2和reg1的輸出端，然后這兩個信號分別經過各自的路徑到達

10、與門and的輸入端，他們相與運算后信號傳送到下一級寄存器reg3的輸入端，對應他們上一次被鎖存后的下一個時鐘上升沿，reg3的輸入端數(shù)據(jù)被鎖存到了輸出端。這個過程是一個典型的寄存器到寄存器的數(shù)據(jù)傳輸。下面我們就要以此為基礎來探討他們需要滿足的建立時間和保持時間關系。 下面這個波形，clk表示時鐘源發(fā)出的時鐘波形，它要分別達到上面例子中的源寄存器reg1和reg2，以與達到目的寄存器reg3，所經過的時間是不一樣的，因此我們看到波形中給出的時鐘達到reg3的波形clk_r3相對于基準時鐘clk的波形會略有一些偏差（稍微延時一些，這是真實情況的模擬）。Reg1out和reg2out分別是數(shù)據(jù)dat

11、a1和data2被鎖存到各自寄存器的輸出端的波形，reg3in則是reg1out和reg2out的波形經過路徑延時和門延時后到達reg3in的波形，而reg3out則是在clk_r3的上升沿來到并鎖存好有效的數(shù)據(jù)后，其寄存器輸出端的波形。 在這個波形中，我們看到clk_r3的前后各有一條虛線，前一條虛線到clk_r3的上升沿這段時間即建立時間，clk_r3的上升沿到后一條虛線即保持時間。前面對建立時間和保持時間下定義時提到過，在這段時間不能夠有數(shù)據(jù)的變化，數(shù)據(jù)必須保持穩(wěn)定。而在這個波形中，也確實沒有看到建立時間和保持時間，reg3in的數(shù)據(jù)有任何的變化，因此我們可以穩(wěn)定的將reg3in的數(shù)據(jù)鎖

12、存到reg3的輸出reg3out中。我們再來看下面這個波形，同樣的一些信號，但我們發(fā)現(xiàn)reg3in在clk_r3的建立時間發(fā)生了變化，這帶來的后果就是clk_r3上升沿鎖存到的reg3in數(shù)據(jù)不確定，那么隨后的reg3out值也會處于一個不確定狀態(tài)。比如第一個時鐘周期，原本reg3in應該是穩(wěn)定的低電平，但是由于真?zhèn)€路徑上的延時時間過長，導致了reg3in在clk_r3的建立時間數(shù)據(jù)還未能穩(wěn)定下來，在建立時間出現(xiàn)了電平正處于從高到低的變化，即不穩(wěn)定的狀態(tài)，那么導致的后果就是reg3out的最終輸出要么是高電平要么是低電平，而不是原本期望的低電平。 我們再來看看保持時間違規(guī)的情況，如圖所示，這次

13、是數(shù)據(jù)傳輸?shù)锰炝耍緫撓乱粋€時鐘周期到達clk_r3的數(shù)據(jù)竟然在clk_r3的前一個時鐘周期后的保持時間還未過去就來到了。因此，它出現(xiàn)的最終危害也是后端輸出的reg3out處于不確定的狀態(tài)。對于FPGA部而言，通常我們把它的時序路徑分為三類基本的約束路徑，即： 輸入信號 pin2reg 部信號 reg2reg 輸出信號 reg2pin 我們逐個來看這三類基本路徑分別約束的是那個部分的時序。 reg2reg路徑約束的對象是路徑起始的源寄存器以與最終結束的目的寄存器都在FPGAn部的路徑。如圖所示，紅色部分是從一個FPGA部的寄存器到FPGA部的另一個寄存器的路徑，他們共用一個時鐘（當然也有

14、不共用一個時鐘的reg2reg路徑，這種路徑的分析會復雜一些，這里不做深入討論）。對于reg2reg路徑，我們只要告訴FPGA時序分析工具他們所使用時鐘的頻率（或時鐘周期），那么FPGA部通常就“心領神會”的讓這條reg2reg的路徑總延時不超過這個時鐘頻率。 我們再來看pin2reg的路徑模型，如圖所示。雖然和FPGA連接的外部芯片部寄存器的狀態(tài)我們無從知曉（一般芯片也不會給出這么detail的部信息），但是一般芯片都會給出針對于這個芯片管腳的一些時序信息，如Tco、Tsu和Th等，我們其實也是用圖示的這個模型來分析的。在這個模型中，紅色的大圈所覆蓋的路徑代表了和FPGA部reg2reg分析

15、一樣的模型，pin2reg原則上只是reg2reg分析的一部分。綠色圓圈則表示我們實際要告訴FPGA的pin2reg約束信息，或者應該這樣說，我們希望進行路徑延時控制的路徑就是這段綠色圓圈覆蓋的路徑，但是我們需要通過整個reg2reg路徑的情況，即根據(jù)綠色圓圈以外、紅色圓圈以這部分路徑的延時情況去告訴FPGA部pin2reg路徑延時可以在什么樣一個圍。 最后，再看reg2pin的路徑。如圖所示。同樣的，紅色圓圈部分覆蓋了FPGA部的源寄存器開始，到FPGA外部芯片的目的寄存器為止的reg2reg的路徑。外部芯片通常也不會給出detail的信息，也是通過相對他們的管腳給出一些時序的信息。而綠色圓

16、圈所覆蓋的路徑則是我們需要去約束的reg2pin的延時。它的延時信息同樣是需要通過紅色大圈以、綠色小圈以外路徑的情況來推測得出。 本節(jié)的重點是reg2reg的時鐘約束。如圖所示，一般的時序分析我們都可以來看看他們的數(shù)據(jù)路徑（data path）和時鐘路徑（clock path）。所謂數(shù)據(jù)路徑，就是數(shù)據(jù)在整個傳輸起點到傳輸終點所走過的路徑；所謂時鐘路徑，則是指時鐘時鐘達到各個寄存器的路徑。 如圖所示，為了便于后續(xù)的時序余量分析和計算，我們提出了data arrival path和data required path的概念。Data arrival path是指數(shù)據(jù)在兩個寄存器間傳輸?shù)膶嶋H所需時間

17、；data required path則是指為了確保穩(wěn)定、可靠且有效的傳輸，數(shù)據(jù)在兩個寄存器間傳輸?shù)睦碚撍钑r間（也就是最低必須滿足的傳輸時間要求，對于建立時間是最大值，對于保持時間則是最小值）。很明顯，從圖中，我們就可以看出data arrival path傳輸?shù)钠瘘c是時鐘源，達到源寄存器，然后是實際的數(shù)據(jù)從源寄存器到目的寄存器時間；而data required path的傳輸起點也是源時鐘，但卻是達到目的寄存器，然后再考慮目的寄存器的建立時間和保持時間要求（圖中未示意）。 如圖所示，對于上面所提出的data arrival path和data required path，我們做了一些喜歡，

18、將實際的各個路徑示意了出來。 Tc2t表示時鐘源到源寄存器reg1所經過的時鐘網(wǎng)絡延時； Tc2r表示時鐘源到目的寄存器reg2所經過的時鐘網(wǎng)絡延時； Tco表示數(shù)據(jù)在被鎖存后在寄存器所經過的延時； Tr2r表示數(shù)據(jù)從上一級寄存器（源寄存器）的輸出端到下一級寄存器（目的寄存器）的輸入端所經過的延時； Tsu表示寄存器的建立時間； Th表示寄存器的保持時間。 在開始這些路徑關系公式的分析前，我們還需要了解Setup relationship和Hold relationship與其與launch edge和latch edge之 間的關系。如圖所示，對于一個寄存器到寄存器的傳輸來說，正常情況下，各

19、個寄存器都是在時鐘的控制下，每個上升沿鎖存一次數(shù)據(jù)，那么也就意味著，兩個相鄰 的寄存器，后一級寄存器每次鎖存的數(shù)據(jù)應該是前一級寄存器上一個時鐘周期鎖存過的數(shù)據(jù)。基于此，我們來討論建立時間，即setup relationship時，源寄存器為lauch clock，目的寄存器為latch clock，而lauch edge從時間上看就要比latch edge早一個時鐘周期，即他們之間通常是相差一個時鐘周期的關系。反觀保持時間則不然，即hold relationship實際上是同一個edge，也就是說后一級寄存器的保持時間很可能遭到上一級寄存器同一個時鐘周期所傳輸數(shù)據(jù)的違犯。我們的hold rel

20、ationship就是為了防備這種情況的，因此launch edge和latch edge實際上是同一個時鐘沿，那么他們的關系通常只是Tc2t（源時鐘傳輸?shù)皆醇拇嫫鞯臅r間）和Tc2r（源時鐘傳輸?shù)哪康募拇嫫鞯臅r間）的時間差。 因此，如圖所示，理想情況下，拋開什么時鐘的抖動以與其他不確定時間，我們可以得到reg2reg傳輸?shù)慕r間和保持時間余量（slack）計算公式： 建立時間Setup time slack = Data Required Time Data Arrival TimeData Arrival Time = Launch Edge + Tc2t + Tco + Tr2rData

21、 Required Time = Latch Edge + Tc2r - Tsu 保持時間Hold time slack = Data Arrival Time Data Required TimeData Arrival Time = Launch Edge + Tc2t + Tco + Tr2rData Required Time = Latch Edge + Tc2r + Th 接著，我們要來實際應用這些理論，看看實際工程中如何對這些錯綜復雜的關系進行分析和處理。如圖所示，我們這個例程的分頻計數(shù)實驗中使用了一個時鐘信號clk，每一次計數(shù)都是基于這個時鐘的上升沿。 這個時鐘哪里來？它的時鐘

22、頻率如何確定？拍腦袋隨便設？非也，咱做事一定要有依有據(jù)。如圖所示，我們的SF-CY3板載了一顆25MHz的有源晶振，通過管腳分配，我們便將這個時鐘引入了設計中。因此，我們這個設計的時鐘便要約束為25MHz，即40ns的時鐘周期。好，下面我們就動手為這個實例添加時序約束。如圖所示，我們點擊工具欄的一個鬧鐘模樣的圖標便可打開Quartus II嵌的時序設計TimeQuest，我們接下來的時鐘約束設置便是在該工具中完成的。TimeQuest的主界面如圖所示，首先需要新建一個sdc文件，然后在該文件中輸入時鐘約束腳本，或者使用GUI進行約束設置更新到sdc文件中。 點擊菜單欄NetlistCreate

23、 Timing Netlisk，彈出的菜單中使用默認設置，點擊OK便可。接著進行時鐘約束，點擊菜單欄ConstraintsCreate Clock。Clock name是我們隨便給約束的信號起的名字，沒有特別限制；Period為時鐘周期，我們的時鐘晶振是25MHz的，即40ns；Targets選擇實際被約束的時鐘管腳，點擊改行最后面的按鈕可以選擇相應的管腳信號；SDC command無須設置，自動根據(jù)前面的設置生成，Waveform edges也無須設置，我們采用默認設置，即0ns時鐘上升，20ns下降。點擊Run完成約束設置。接下來，我們要依次點擊主界面右下方task欄里的Update Ti

24、ming Netlist和Write SDC File選項，彈出的Write SDC File窗口如圖所示，我們更改SDC file name為ex0.sdc，接著點擊OK。 此時，我們可以在工程目錄下找到一個ex0.sdc的文件，并且這個文件里面有一條這樣的時鐘約束語句：create_clock -name SYS_CLK -period 40.000 -waveform 0.000 20.000 get_ports clk。這便是我們前面所添加的約束。 接著回到Quartus II，重新對工程進行編譯。接著再進入TimeQuest，點擊Report下的Report All Core Tim

25、ings。 在Report窗口中，出現(xiàn)了Report Timing(Core)一欄，下拉后，我們便可以看到SYS_CLK時鐘的Setup和Hold路徑的分析。先點擊Setup一欄，我們看到右側齊刷刷的把所有的路徑都羅列了一通。這便是SYS_CLK時鐘的所有相關Setup路徑分析情況，打頭第1條是Slack最差的情況，喔，居然還有36ns多，可謂余量“富得流油”。 再看Hold路徑，如圖所示，Slack最差的只有0.464ns，正應了前面所說的，Hold和Setup是一對“魚和熊掌”，或者更形象一點，那叫做“蹺蹺板的兩端”。二者平衡當然是最佳狀態(tài)，可惜很多時候咱說得不算，大趨勢咱改變不了，頂多小圍微調。不過，不用擔心，有正余量就OK了，說明設計本身的時序是不存在隱患的。 好，看完宏