可編程邏輯器件課件

1、第2講 FPGA/CPLD器件1998年世界十大PLD公司 第2講 FPGA/CPLD器件2.1 PLD器件概述2.2 PLD的基本原理與結(jié)構(gòu)2.3 低密度PLD的原理與結(jié)構(gòu)2.4 CPLD的原理與結(jié)構(gòu)2.5 FPGA的原理與結(jié)構(gòu)2.6 FPGA/CPLD的編程元件2.7 邊界掃描測試技術(shù)2.8 FPGA/CPLD的編程與配置2.9 FPGA/CPLD器件概述2.10 FPGA/CPLD的發(fā)展趨勢 內(nèi)容第2講 FPGA/CPLD器件 2.1 PLD器件概述PLD的發(fā)展歷程 熔絲編程的PROM和PLA器件 AMD公司推出PAL器件 GAL器件 FPGA器件 EPLD器件 CPLD器件 內(nèi)嵌復(fù)雜功

2、能模塊的SoPC PLD器件(Programmable Logic Device)PLA(Programmable Logic Array)PAL(Programmable Array Logic)GAL(Generic Array Logic)EPLD(Erasable Programmable Logic Device)FPGA(Field Programmable Gate Array）CPLD（Complex Programmable Logic Device）ISP(In System Programmable)PLD按集成度分類一般將GAL22V10（500門750門 ）作為簡單P

3、LD和高密度PLD的分水嶺四種SPLD器件的區(qū)別 1. PLD器件按可以編程的次數(shù)可以分為兩類：(1) 一次性編程器件（OTP，One Time Programmable）(2) 可多次編程器件OTP類器件的特點是：只允許對器件編程一次，不能修改，而可多次編程器件則允許對器件多次編程，適合于在科研開發(fā)中使用。PLD按按編程特點分類(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲器（Flash Memory），目前多數(shù)CPLD采用此類編程(5)靜態(tài)存儲器（SRAM）結(jié)構(gòu)，目前多數(shù)FPGA

4、采用此類編程2.按編程元件和編程工藝分類非易失性器件易失性器件3.按結(jié)構(gòu)特點分類（1）基于乘積項結(jié)構(gòu)的PLD器件 所有的低密度PLD器件 PROM/PLA/PAL/GAL EPLD/絕大多數(shù)CPLD 特點：與或陣列結(jié)構(gòu)；掉電數(shù)據(jù)不丟失；容量小(2)基于查找表結(jié)構(gòu)的PLD器件 絕大多數(shù)FPGA器件 特點：SRAM結(jié)構(gòu)；掉電數(shù)據(jù)丟失，需外掛存儲器； 容量大2.2 PLD的基本原理與結(jié)構(gòu) PLD器件的原理結(jié)構(gòu)圖 邏輯部件（邏輯門/觸發(fā)器等） 和可編程開關(guān)輸入輸出邏輯部件和可編程開關(guān)構(gòu)成PLD器件 數(shù)字電路符號表示 數(shù)字邏輯電路的兩種國標(biāo)符號對照 PLD電路的表示方法 PLD電路符號表示 PLD的輸入

5、緩沖電路 PLD與陣列表示PLD或陣列表示PLD連接表示法 2.3 低密度PLD的原理與結(jié)構(gòu) PROM PROM的邏輯陣列結(jié)構(gòu) PROM PROM表達(dá)的PLD陣列圖 PROM 用PROM完成半加器邏輯陣列 PLA PLA邏輯陣列示意圖 PAL PAL結(jié)構(gòu) PAL的常用表示 PAL PAL22V10部分結(jié)構(gòu)圖 GAL22V10的OLMC結(jié)構(gòu)CPLD器件的結(jié)構(gòu)2.4 CPLD的原理與結(jié)構(gòu)CPLD器件宏單元內(nèi)部結(jié)構(gòu)示意圖 典型CPLD器件的結(jié)構(gòu) MAX 7000S器件的內(nèi)部結(jié)構(gòu) MAX 7000S器件的宏單元結(jié)構(gòu)MispLSI 1032器件的GLB的結(jié)構(gòu) XC9500器件的宏單元結(jié)構(gòu) 2.5 FPG

6、A的原理與結(jié)構(gòu) 查找表結(jié)構(gòu) 查找表原理查找表結(jié)構(gòu) 4輸入LUT及內(nèi)部結(jié)構(gòu)圖 FPGA器件的內(nèi)部結(jié)構(gòu)示意圖 典型FPGA的結(jié)構(gòu) XC4000器件的CLB結(jié)構(gòu) Cyclone器件的LE結(jié)構(gòu)（普通模式）典型FPGA的結(jié)構(gòu) 邊界掃描電路結(jié)構(gòu) 為了解決超大規(guī)模集成電路（VLSI）的測試問題，自1986年開始，IC領(lǐng)域的專家成立了“聯(lián)合測試行動組”（JTAG，Joint Test Action Group），并制定出了IEEE 1149.1邊界掃描測試（BST，Boundary Scan Test）技術(shù)規(guī)范2.7 邊界掃描測試技術(shù) 引 腳描 述功 能TDI測試數(shù)據(jù)輸入(Test Data Input)測試

7、指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(Test Clock Input)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。邊界掃描IO

8、引腳功能 2.8 FPGA/CPLD的編程與配置未編程前先焊接安裝減少對器件的觸摸和損傷不計較器件的封裝形式系統(tǒng)內(nèi)編程-ISP樣機制造方便支持生產(chǎn)和測試流程中的修改在系統(tǒng)現(xiàn)場重編程修改允許現(xiàn)場硬件升級迅速方便地提升功能ISP功能提高設(shè)計和應(yīng)用的靈活性下載接口引腳信號名稱 引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND2.8 FPGA/CPLD的編程與配置USB-Blaster下載電纜JTAG方式的在系統(tǒng)編程 CPLD編程下載連接圖 JTAG方式的在系統(tǒng)編程 多個MAX

9、器件的JTAG鏈配置方式FPGA器件的配置Cyclone器件的AS模式配置電路 FPGA專用配置器件 EPCS器件配置FPGA的電路原理圖 使用單片機配置FPGA 微處理器PS模式配置FPGA的電路連接圖 2.9 FPGA/CPLD器件概述Lattice公司CPLD器件系列 ispLSI器件的結(jié)構(gòu)與特點 （1）采用UltraMOS工藝。（2）系統(tǒng)可編程功能，所有的ispLSI器件均支持ISP功能。（3）邊界掃描測試功能。（4）加密功能。（5）短路保護功能。2.9 FPGA/CPLD器件概述 Lattice公司CPLD器件系列 ispMACH4000系列 Lattice EC & ECP系列 i

10、spMACH4000系列CPLD器件有3.3V、2.5V 和 1.8V 三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件系列。 2.9 FPGA/CPLD器件概述 Xilinx公司的FPGA和CPLD器件系列 1. Virtex-4系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列 3. XC9500 & XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM 5. Xilinx的IP核 2.9 FPGA/CPLD器件概述 Altera公司FPGA和CPLD器件系列

11、 1. Stratix II 系列FPGA 2. Stratix系列FPGA 3. ACEX系列FPGA 4. FLEX系列FPGA 5. MAX系列CPLD 6. Cyclone系列FPGA低成本FPGA 7. Cyclone II系列FPGA 8. MAX II系列器件 9. Altera宏功能塊及IP核 2.10 FPGA/CPLD的發(fā)展趨勢 1）向大規(guī)模、高集成度方向進(jìn)一步發(fā)展 2）向低電壓、低功耗的方向發(fā)展 3）向高速可預(yù)測延時的方向發(fā)展 4）在PLD器件內(nèi)嵌入更多功能模塊 5）向模數(shù)混合可編程方向發(fā)展 FPGA: SRAM工藝；直接燒寫程序掉電后程序丟失；理論上擦寫100萬次以上；

12、一般使用需要外掛EEPROM，可以達(dá)到幾百萬門電路。比如ALTERA公司的APEX、FLEX、ACEX、STRATIX、CYCLONE系列。 CPLD: EPPROM或FLASH工藝；直接燒寫程序調(diào)電后程序不會消失；一般可以擦寫幾百次，并且一般宏單元在512以下。比如ALTERA的MAX3000/5000/7000/9000和CLASSIC系列） 選擇CPLD還是FPGA？ CPLD組合邏輯的功能很強，一個宏單元就可以分解十幾個甚至2030多個組合邏輯輸入。而FPGA的一個LUT只能處理4輸入的組合邏輯，因此，CPLD適合用于設(shè)計譯碼等復(fù)雜組合邏輯。 FPGA的制造工藝確定了FPGA芯片中包含

13、的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，CPLD一般只能做到512個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于CPLD。 所以如果設(shè)計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的時序邏輯，那么使用FPGA就是一個很好選擇。 對于初學(xué)者，一般使用CPLD，因為CPLD芯片價格低；許多CPLD為5V，可以直接和CMOS以及TTL電路電壓兼容，不必考慮電源轉(zhuǎn)換問題；CPLD很多芯片的封裝的是PLCC，插拔很方便，而FPGA一般是QFP封裝，一旦損壞，很難從系統(tǒng)電路上取下。但對于產(chǎn)品開發(fā)適合選用FPGA。選擇CPLD還是FPGA？習(xí) 題 2 2.1 PLA和PAL在結(jié)構(gòu)上有什么區(qū)別？2.2 說明GAL的OLMC有什么特點，它怎樣實現(xiàn)可編程組合電路和時序電路？2.3 簡述基于乘積項的可編程邏輯器件的結(jié)構(gòu)特點。