VLSI6電路參數(shù)提取解析課件

1、 第六章 電路參數(shù)提取2022/8/201第1頁，共68頁。 第一節(jié) 信號傳輸延遲數(shù)字電路的延遲由四部分組成： 門延遲 連線延遲 扇出延遲 大電容延遲一、CMOS門延遲2022/8/202第2頁，共68頁。上升時間tr：輸出信號波形從“1”電平的10%上升到90%需要的時間。即：V0：10%90%Vdd。下降時間tf：輸出信號波形從“1”電平的90%下降到10%需要的時間。即：V0：90%10%Vdd。延遲時間td：輸入電壓變化到50%Vdd的時刻到輸出電壓變化到50%Vdd時刻之間的時間差。2022/8/203第3頁，共68頁。 前級反相器的負載電容約為后級反相器的兩個晶體管柵電容之和： C

2、l=Cgp+Cgn=Cox(WpLp+WnLn)=C(WpLp+WnLn)2022/8/204第4頁，共68頁。1、下降時間：設(shè)：輸入波形為理想脈沖Cl上的電壓從0.9Vdd下降到Vdd-Vtn過程中，N管工作在飽和區(qū)Cl上的電壓從Vdd-Vtn下降到0.1Vdd過程中，N管工作在線性區(qū)根據(jù)放電電流的瞬態(tài)方程：2022/8/205第5頁，共68頁。（1）當VoVdd-Vtn時：令：Vo從0.9Vdd下降到Vdd-Vtn時間為tf1（2）當Vo Vdd-Vtn時：令：Vo從Vdd-Vtn下降到0.1Vdd時間為tf22022/8/206第6頁，共68頁。CMOS反相器下降時間為：設(shè)：Vtn=0.

3、2Vdd Vdd=5v2、上升時間：由充電電流的瞬態(tài)方程：2022/8/207第7頁，共68頁。（1）當Vo|Vtp|時：令：Vo從|Vtp|上升至0.9Vdd的時間為tr22022/8/208第8頁，共68頁。CMOS反相器的上升時間為：設(shè)：|Vtp|=0.2Vdd如果兩管尺寸相同： 時，有：2022/8/209第9頁，共68頁。兩管尺寸相同時，上升延遲時間比下降延遲時間長，這是因為電子遷移率大于孔穴遷移率的原因。 若要求tr=tf，則要求n=p 即：2022/8/2010第10頁，共68頁。3、延遲時間： 根據(jù)延遲時間的定義：td為輸入信號變化到50%Vdd時刻的時刻到輸出電壓變化到50%

4、Vdd時刻之間的時間差。但這樣的延遲 比較難以計算。2022/8/2011第11頁，共68頁。 通常假設(shè)輸入信號為理想的階躍信號的情況下，計算門的平均延遲時間： 2022/8/2012第12頁，共68頁。二、連線延遲 在計算連線延遲時，我們用最簡單的RC網(wǎng)絡(luò)模型?？疾旃?jié)點Vi的時間響應(yīng)： 2022/8/2013第13頁，共68頁。 當網(wǎng)絡(luò)節(jié)點分得很密時，上式可寫成微分形式： 式中：r為單位長度電阻，c為單位長度電容。 通常信號在連線上的傳播延遲時間可以用下式估算： 其中：l為連線長度，由于 ，l在連線延遲中起主要作用。為了減小延遲時間，可行的策略是在連線中加若干個Buffer。2022/8/2

5、014第14頁，共68頁。三、電路扇出延遲 邏輯門的輸出端所接的輸入門的個數(shù)稱為電路的扇出：Fout。 對于電路扇出參數(shù)的主要限制是：2022/8/2015第15頁，共68頁。 扇出端的負載等于每個輸入端的柵電容之和： 在電路設(shè)計中， 如果一個反相器的扇出為N，即Fout=N。其驅(qū)動能力應(yīng)提高N倍，才能獲得與其驅(qū)動一級門相同的延遲時間。否則它的上升及下降時間都會下降N倍。2022/8/2016第16頁，共68頁。四、大電容負載驅(qū)動電路問題：一個門驅(qū)動非常大的負載時，會引起延遲的增大。由于外部電容比芯片內(nèi)部標準門柵電容可能要大幾個數(shù)量級。要想在允許的門延遲時間內(nèi)驅(qū)動大電容負載，只有提高 ，即增大

6、W，將使柵面積LW增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對于前一級又是一個大電容負載。如何解決這一問題呢？Mead和Conway論證了用逐級放大反相器構(gòu)成的驅(qū)動電路可有效地解決驅(qū)動大電容負載問題。2022/8/2017第17頁，共68頁。例如：設(shè)一個標準反相器： 如果不增加反相器的驅(qū)動能力，其延遲時間將增大27倍。2022/8/2018第18頁，共68頁。逐級放大方法：為了保證輸出低電平Vol不變，而維持標準反相器的 不變的條件下，逐級放大驅(qū)動管和負載管的寬長比，使每級放大的比例因子f相等。2022/8/2019第19頁，共68頁。 2022/8/2020第20頁，共68頁。經(jīng)過

7、N級放大后，則總延遲時間為：T=N ，f稱為幾何放大因子。在實際的電路設(shè)計中，如何確定放大器的級數(shù)？可以分兩步進行： （1）根據(jù)設(shè)計要求：tr、tf及 ，計算末級MOS管的尺寸。 （2）按照設(shè)計的優(yōu)化準則：速度、功耗、面積等，計算出所需級數(shù)及每級MOS管的尺寸。 Cg為標準反相器的柵電容2022/8/2021第21頁，共68頁。從上式看，f增大使級數(shù)N減小，使總延遲時間及每一級的延遲時間也相應(yīng)增大，可以證明當f=e2.7時，速度最快，反相器鏈的總延遲時間最小。證明：由T=N ，得 則：與上式比較得 實際當中， 一般取f為210之間。2022/8/2022第22頁，共68頁。在表3.2中給出了各

8、種電容值，一般長連線、壓焊塊及芯片外負載電容值遠遠大于標準反相器的柵電容值。因此，當驅(qū)動這些大電容時，需要設(shè)計專門的驅(qū)動電路。p59，例3.5-2,3,4三個例子請大家自己看看。2022/8/2023第23頁，共68頁。 第二節(jié) 功 耗CMOS電路的功耗主要由兩部分組成：1、靜態(tài)功耗：由反向漏電流造成的功耗。2、動態(tài)功耗：由CMOS開關(guān)的瞬態(tài)電流和負載電容的充放電造成的功耗。 在功耗設(shè)計中主要考慮三個因素：一是導(dǎo)體的電遷移現(xiàn)象；二是散熱問題；三是供電問題。2022/8/2024第24頁，共68頁。一、金屬線寬的確定 金屬在傳遞電流時，電流密度有一定的限制。如果電流過大，而超過導(dǎo)體的域值Jth，

9、會使導(dǎo)體內(nèi)產(chǎn)生電遷移現(xiàn)象，導(dǎo)致電路失效。 Al的Jth一般為0.8-1.0 mA/m 例如：Al的最小線寬為3，=2.5m，Al的厚度約為1m，Al的橫截面積為7.5m。 2022/8/2025第25頁，共68頁。 ?。篔th=1mA/m，則：導(dǎo)線可流過7.5mA的電流。如果電路實際工作電流大于此電流值，就需要增加金屬線寬，以防止電遷移現(xiàn)象出現(xiàn)。近兩年來，人們正在研究采用Cu來代替Al做連線。鋁的電阻率在3.1-cm，而銅的電阻率在1.7-cm。因此，銅代替鋁可使連線設(shè)計得更細，而不會產(chǎn)生過大的寄生電阻、電容。此外，還可以改善電遷移。2022/8/2026第26頁，共68頁。關(guān)于散熱問題：（1

10、）減小各級門的功耗是集成電路設(shè)計目標之一。（2）降低功耗會使門的延遲時間增大。（3）目前，采用使散熱均勻分布的方法來解決由于局部功耗過大，而造成的局部過熱。2022/8/2027第27頁，共68頁。關(guān)于供電問題：在進行P/G布線時，主要考慮的約束條件是：（1）滿足節(jié)點最大電壓降的要求；（2）滿足電遷移的要求；（3）滿足供電均勻的要求；（4）滿足躁聲的要求。 優(yōu)化目標是連線面積最小。2022/8/2028第28頁，共68頁。二、CMOS功耗1、靜態(tài)功耗 CMOS在靜態(tài)時，P、N管只有一個導(dǎo)通。由于沒有Vdd到GND的直流通路，所以CMOS靜態(tài)功耗應(yīng)當?shù)扔诹?。但在實際當中，由于擴散區(qū)和襯底形成的P

11、N結(jié)上存在反向漏電流：其中 A：PN結(jié)面積， Dn：電子擴散系數(shù) Ln：電子擴散濃度， ：本征載流子濃度靜態(tài)功耗：其中：n為器件個數(shù)。2022/8/2029第29頁，共68頁。2、動態(tài)功耗（1）假設(shè)輸入波形為理想的階躍波形 CMOS電路在“0”和“1”的轉(zhuǎn)換過程中，P、N管會同時導(dǎo)通，產(chǎn)生一個窄脈沖電流，由Vdd到GND。同時，對負載電容充電也需要電流。 如圖3.25是計算動態(tài)功耗的示意圖，其平均功耗為：2022/8/2030第30頁，共68頁。 由此可見，動態(tài)功耗與輸入信號頻率成正比，而與器件參數(shù)無關(guān)。2022/8/2031第31頁，共68頁。（2）輸入為非理想的波形 另一種動態(tài)功耗稱為交變

12、功耗 ，它是在輸入波形為非理想波形時，反相器處于輸入波形上升沿和下降沿的瞬間，負載管和驅(qū)動管會同時導(dǎo)通而引起的功耗。 交變電流 的峰值，tr，tf為輸入信號的上升及下降延遲時間?？偣模?P=Ps+Pd+PA2022/8/2032第32頁，共68頁。 第三節(jié) MOS管的其它參數(shù)一、域值電壓Vt ： Vt是晶體管的一個重要參數(shù)。計算表明，Vt的公式為：其中： ：費米能級 q：電子電量 ：平帶電壓 ：襯底摻雜濃度 ：Si的介電常數(shù) ：柵氧化層厚度 ：襯底與源極間所加的偏置電壓2022/8/2033第33頁，共68頁。一般通過調(diào)整 、 及 來調(diào)節(jié)Vt。二、漏源截止電流 對于增強型的MOS管，VgVt

13、時，由于PN結(jié)反向漏電流等原因造成的電流稱為截止電流，以Ioff表示。 引起漏電的原因很多，下面僅介紹形成截止電流的幾個組成部分，以N管為例：2022/8/2034第34頁，共68頁。1、PN結(jié)反向飽和電流Io： 結(jié)， 其中：A為PN結(jié)面積， D電子擴散系數(shù)， Ln電子擴散長度， 本征載流子濃度2、耗盡層產(chǎn)生電流Ig： 其中：Xd為耗盡層寬度， 為少數(shù)載流子壽命。2022/8/2035第35頁，共68頁。尤其要注意，由于 與溫度有指數(shù)關(guān)系：無論Io還是Ig都隨溫度上升迅速增加。2022/8/2036第36頁，共68頁。3、場開啟漏電流： MOS管的結(jié)構(gòu)是金屬氧化物半導(dǎo)體，在有源區(qū)我們利用此結(jié)構(gòu)

14、來做MOS管。在場區(qū)，同樣也有可能存在這種結(jié)構(gòu)，從而形成寄生的晶體管。 例如：一條Al引線如果跨越了兩個相鄰的擴散區(qū)，那麼就會形成場開啟現(xiàn)象，產(chǎn)生場開啟電流。2022/8/2037第37頁，共68頁。三、柵源直流輸入電阻： 對于結(jié)構(gòu)完整的熱生長SiO2，厚度在1500 左右時，電阻可達 以上。這樣高的輸入阻抗，使MOS電路具有很可貴的特性： （1）當一個MOS管驅(qū)動后面的MOS電路時，由于后面不取電流，所以靜態(tài)負載能力很強。 （2）由于輸入阻抗很高，使柵極漏電流很小。在室溫下，Vds為零時，柵極漏電流一般只有 左右。這樣可以將信息在輸入端的柵電容上暫存一定時間，這就為MOS動態(tài)電路創(chuàng)造了條件。

15、2022/8/2038第38頁，共68頁。四、直流導(dǎo)通電阻 漏源電壓Vds與漏源電流Ids的比值稱為直流導(dǎo)通電阻Ron，即： 1、非飽和區(qū)的直流導(dǎo)通電阻當Vds趨于零時，2022/8/2039第39頁，共68頁。2、飽和區(qū)的直流導(dǎo)通電阻臨界飽和點：Vds=Vgs-Vt，即在臨界飽和點的直流導(dǎo)通電阻為線性區(qū)Vds=0時的直流導(dǎo)通電阻的兩倍：2022/8/2040第40頁，共68頁。五、柵源擊穿電壓BVgs 對于熱生長的SiO2的臨界擊穿電場強度為 ，對于柵氧化層厚度 ，理論上允許的最大電壓為：例如：器件的W/L=4/1，L=1m， 單位柵電容 則只需0.1A的電流充電1ms的電量就足以使柵氧化層

16、擊穿，使電路失效。2022/8/2041第41頁，共68頁。 在芯片設(shè)計時，輸入PAD端都要首先連接一個輸入保持電路。 如圖所示即為一個簡單的輸入保護電路，當Vgs不大時，二極管不起作用。當Vgs較大時，二極管PN結(jié)發(fā)生雪崩擊穿，形成低阻通路，使Vgs下降，這種擊穿是可逆的。2022/8/2042第42頁，共68頁。六、漏源擊穿電壓BVds 晶體管出現(xiàn)溝道夾斷后，工作在飽和區(qū)，其電流Ids不隨Vds發(fā)生變化，出現(xiàn)恒流現(xiàn)象，但此時Vds不能任意加大，否則會發(fā)生漏源擊穿現(xiàn)象。2022/8/2043第43頁，共68頁。 第四節(jié) CMOS電路的閘流（Latch-up）效應(yīng)一、閘流效應(yīng)的起因： 在CMO

17、S芯片結(jié)構(gòu)中， 存在一條由Vdd到Vss 的寄生的P+/N/P/N+ 的電流通路。 這PNPN通路包含了 三個PN結(jié)，形成了 交叉耦合的一對PNP和NPN的雙極型晶體管。2022/8/2044第44頁，共68頁。2022/8/2045第45頁，共68頁。阱內(nèi)有一個縱向NPN管，阱外有一個橫向NPN管，兩個晶體管的集電極各自驅(qū)動另一個管子的基極，構(gòu)成正反饋回路。P阱中縱向NPN管的電流放大倍數(shù)約為50-幾百，P阱外橫向PNP管的大約為0.5-10。PNP管發(fā)射極P+與P阱之間的距離越小則值越大。Rw和Rs為基極寄生電阻，阱電阻Rw的典型值為1K-20K之間，襯底電阻Rs的典型值在500-700。

18、如果兩個晶體管的電流放大倍數(shù)和基極寄生電阻Rw、Rs值太大，則很容易在外部噪聲的作用下，觸發(fā)閘流效應(yīng)。2022/8/2046第46頁，共68頁。二、閘流效應(yīng)的控制 防止和控制閘流效應(yīng)需要從生產(chǎn)工藝和版圖設(shè)計兩方面著手。通常所采取的措施，其目標基本都是減小寄生晶體管的電流增益和降低寄生晶體管的基射極分流電阻Rw、Rs。減小值：增加橫向PNP管的基極寬度，減小其電流放大倍數(shù)pnp。2022/8/2047第47頁，共68頁。采用偽收集極：如圖所示，在P-阱和P+之間加一個接地的，由P-和P+組成的區(qū)域。它可以收集由橫向PNP管發(fā)射極注入進來的空穴。這就阻止了縱向NPN管的基極注入，從而有效地減少PN

19、P管的電流放大倍數(shù)pnp。2022/8/2048第48頁，共68頁。采用保護環(huán)保護環(huán)可以有效地降低橫向電阻和橫向電流密度。同時，由于加大了P-N-P管的基區(qū)寬度使pnp下降。2022/8/2049第49頁，共68頁。隨著亞微米技術(shù)的應(yīng)用，集成度越來越多，對控制閘流效應(yīng)提出了更高的要求，目前廣泛采用的是挖隔離溝的辦法解決閘流效應(yīng)問題。即用氧化絕緣層的壕溝（trench）將阱與襯底隔開。使PNPN通路完全消失，這自然增加了工藝復(fù)雜度。2022/8/2050第50頁，共68頁。 第五節(jié) 電路設(shè)計舉例飽和E/D反相器設(shè)計示例：2022/8/2051第51頁，共68頁。（1）電路參數(shù)：用戶提供的電路要求

20、負載能力： 低電平值：高電平值：噪聲容限：上升時間：下降時間：總功耗：芯片面積：2022/8/2052第52頁，共68頁。（2）選定參數(shù) ：根據(jù)用戶要求及工藝水平版圖特征尺寸： 正管最小溝道長度： D管最小溝道長度： 表面遷移率： 柵氧厚度： 源、漏多晶硅方塊電阻： 口源漏區(qū)結(jié)深： 源漏區(qū)橫向擴散： 源漏區(qū)平均濃度： PN法反向漏電流密度： 電源電壓： 襯底偏壓： 2022/8/2053第53頁，共68頁。（3）可控參數(shù)：根據(jù)用戶要求及一般經(jīng)驗初步取襯底濃度： E管開啟電壓： D管夾斷電壓： E管襯底調(diào)制系統(tǒng)： D管襯底調(diào)機系數(shù)： （4）單位溝寬允許的最大電流（經(jīng)驗數(shù)據(jù)）允許最大直流電流： 允

21、許最大脈沖電流：2022/8/2054第54頁，共68頁。（5）尺寸計算輸出高電平VOH Vi=“0”時，T1截止，VDD通過T2對CL充電。達到穩(wěn)態(tài)時：輸出低電平VOL Vi=“1”時，驅(qū)動管T1線性，負載管T2飽和T1：2022/8/2055第55頁，共68頁。T2：尺寸初算（ ） 總負載電容 除所要求的CL之外，還應(yīng)包括驅(qū)動管漏結(jié)電容，負載管源結(jié)電容和其它寄生電容。為使計算結(jié)果留有一定速度余量，取 2022/8/2056第56頁，共68頁。由公式：得：?。捍肷鲜降茫?(負載管T2) （驅(qū)動管T1）2022/8/2057第57頁，共68頁。（6）電流計算輸出低電平時的直流導(dǎo)通電流以可用下式計算： （T2飽和）輸出高電平時直流導(dǎo)通電流為零。充電脈沖峰值電流也可用上式計算：因為充電時由T2管充電，開始時V0較低時