電子設(shè)計(jì)自動(dòng)化綜合

1、電子設(shè)計(jì)自動(dòng)化綜合第1頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四1本章目錄 1. 綜合的概念 4.綜合控制流程綜合的任務(wù) 基本的綜合流程綜合的層次 定義設(shè)計(jì)環(huán)境Y 圖 設(shè)置設(shè)計(jì)約束 2. 綜合工具流程 3. 關(guān)鍵技術(shù)展平優(yōu)化 時(shí)序邏輯優(yōu)化 組合邏輯優(yōu)化工藝映射RTL描述的可綜合性 第2頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四2. Top-down設(shè)計(jì)流程 行 為 描 述高層次綜合RTL 描 述 邏 輯 綜 合網(wǎng) 表、邏輯圖布 局 布 線版 圖 數(shù) 據(jù)ASICICFPGA第3頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四31. 綜合的概念綜合（ Sy

2、nthesis ） 可以定義為是將設(shè)計(jì)的較高抽象層次描述轉(zhuǎn)換成較低抽象層次描述的過(guò)程。綜合的任務(wù)： 由描述數(shù)字系統(tǒng)行為的HDL,根據(jù)系統(tǒng)對(duì)硬件的功能及性能要求,在一個(gè)包含眾多結(jié)構(gòu)、功能性能均已知的邏輯元件的邏輯單元庫(kù)的支持下，找出一個(gè)合適的硬件結(jié)構(gòu)來(lái)實(shí)現(xiàn)(一般是指由EDA工具自動(dòng)生成)第4頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四41. 綜合的概念綜合的層次 高層次綜合（high level synthesis） 從算法級(jí)行為描述RTL結(jié)構(gòu)描述 邏輯綜合(design synthesis) 從RTL（Data Flow）行為級(jí)描述邏輯網(wǎng)表 版圖綜合(layout synthes

3、is) 一般指預(yù)布局(floorplanning) 第5頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四5 Y 圖 BehavioralStructure arithmetic RTL Data flowPhysicalDesign Synthesis 邏輯綜合High level Synthesis第6頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四6 例1. 不同RTL描述得到同一種電路結(jié)構(gòu) : 數(shù)1電路 architecture ALGORITHMIC of ONE_CNT isbegin process(A)veriable NUM : INTERGER range

4、 0 to 3; beginNUM :=0; for I in 0 to 2 loop; if A(I)=1 then NUN:=NUM+1; end if; end loop; C1 C0case NUM is when 0 = C C C C =“11” ;end case; end process;end ALGORITHMIC ; 算法描述真值表- Truth Table:-|A2 A1 A0 | C1 C0 |- |0 0 0 | 0 0 |- |0 0 1 | 0 1 |- |0 1 0 | 0 1 |- |0 1 1 | 1 0 |- |1 0 0 | 0 1 |- |1 0 1

5、 | 1 0 |- |1 1 0 | 1 0 |- |1 1 1 | 1 1 |-第7頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四7數(shù)據(jù)流模型結(jié)構(gòu)化設(shè)計(jì)層次architecture DATA_FLOW of ONES_CNT is being C1=(A(1) and A(0) ) or (A(2) and A(0) or (A(2) and A(1) C0=(A(2) and not A(1) and not A(0) or(not A(2) and not A(1) and not A(0) or (A(2) and A(1) and A(0) or (not A(2) an

6、d not A(1) and A(0); end DATA_FLOW;architecture MACRO of ONE_CNT is being C(1)=MAJ3(A); C(0) C C C C null; end case; end process;end MUX; （C）MUX MUX結(jié)構(gòu)第9頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四9 C1=(A(1) and A(0) ) or (A(2) and A(0) or (A(2) and A(1) C0=(A(2) and not A(1) and not A(0) or(not A(2) and A(1) and n

7、ot A(0) or (A(2) and A(1) and A(0) or (not A(2) and not A(1) and A(0); C1=(A1A0 ) + (A2A0) + (A2A1) C0=(A2 A1A0)+( A2A1A0)+ (A2A1A 0)+(A2A1A0); 第10頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四10G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012個(gè)倒向器、 7個(gè)與非門（4個(gè)3端口）、2個(gè)或非門第11頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四11綜合后的邏輯圖VHDL Design R

8、epresentation and SynthesisSynopsys 綜合工具,LSI 10k庫(kù)，9個(gè)單元， 最長(zhǎng)路徑4.98ns5個(gè)倒相器、3個(gè)4端口與或非門第12頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四12第13頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四13例2. 不同RTL描述得到不同電路結(jié)構(gòu): 4 位加法器 entity adder is port： （a，b：in integer range 0 to 3； y：out integer range 0 to 3）； end； 算法級(jí) 1 Architecture behv1 of adder is

9、begin process（a，b） begin y= a+b； end process； end behv1；第14頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四14算法級(jí) 2Architecture behv2 of adder is Signal S: stand_logic_vector(N downto 0); begin S= (0&a)+ b+ cin; Sum = S(N-1 downto 0); Cout = S(N); end behv2；N是一個(gè)類屬參數(shù)，具有通用性(p259)邊連接符第15頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四15 Mot

10、orola HDC庫(kù)Synopsys綜合工具。邊P259VHDL設(shè)計(jì)電子線路第16頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四16一位加法器第17頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四17RTL （1）行波進(jìn)位加法器（Ripple carry adder） architecture struc of adder is signal C: std_logic_vector(4 downto 0); begin process(a,b,cin,c) begin C(0)= Cin; for i in 0 to 3 loop Sum(i)= a(i)xor b(i)

11、 xor C(i); C(i+1)= (a(i) and b(i) ) or (C(i) and (a(i) or b(i); end loop; Cout=C(4); end process; end struc ;第18頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四18面積最小、速度最慢。邊293第19頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四19第20頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四20RTL（ 2）先行進(jìn)位加法器（carry look forward adder） P(i)= (A(i) B(i) ) 進(jìn)位傳輸信號(hào) G(i)= A(

12、i) B(i) 進(jìn)位產(chǎn)生信號(hào) C1 =G1+P1 C0 C2 = G2+P2 G1+P2 P1 C0 =G2 +P2 (C1) C3 =G3 + P3 G2 + P3 P2 G1 +P3 P2 P1 ( C0) = G3 +P3 (C2) C4 =G4 + P4 (C3) S1=P0 C0 S2=P1 C1 S3=P2 C2 S4 =P3 C3 王永軍P131，數(shù)字邏輯與數(shù)字系統(tǒng) + +Ci = G(i) + P(i) C i-1Si = C i-1+ P(i)第21頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四21 先行進(jìn)位C-out及S和的產(chǎn)生P(i)C i-1S(i)第22頁(yè)

13、，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四22第23頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四23邊292第24頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四24速度面積（4）（2）（1） 同一個(gè)算法級(jí)描述，可以有不同RTL描述， 綜合后得到不同要求的硬件。行波超前（3）先行第25頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四252. 綜合工具流程根據(jù)VHDL源碼產(chǎn)生一個(gè)與實(shí)現(xiàn)技術(shù)無(wú)關(guān)的通用原理圖(generic schematic)根據(jù)設(shè)計(jì)要求執(zhí)行優(yōu)化（optimization）算法,化簡(jiǎn)狀態(tài)和布爾方程(邏輯綜合)按半導(dǎo)體工藝要求,采用相

14、應(yīng)的工藝庫(kù),把優(yōu)化的布爾描述映射（mapping）到實(shí)際的邏輯電路網(wǎng)表第26頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四26 平 RTL描述 展 優(yōu)化(面積、時(shí)間） 映 射 網(wǎng) 表未優(yōu)化布爾式優(yōu)化布爾式綜 合 工 具 流 程約束文件 script工藝庫(kù)Library第27頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四27 綜合工具 RTL DescriptionTechnology LibraryConstraints(Area, Time)Gate Report Level Netlist Synthesis第28頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，

15、星期四283. 關(guān)鍵技術(shù)展平 組合邏輯元件： 如果進(jìn)程對(duì)讀取的所有信號(hào)都敏感（即進(jìn)程的信號(hào)敏感表中包含讀取的所有信號(hào)），則此進(jìn)程稱組合進(jìn)程 Ai Bi CiCi= Ai and Bi 1 1 1 1 0 0 0 1 0 0 0 0第29頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四29 展平(續(xù)) RS 觸發(fā)器ProcessBeginif（=1 and S=0） then Qn= 0; Qnb=1; elsif ( R=0 and S=1) then QnyLatchclkaPROCESS(clk,a)PROCESS(clk,a)第32頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)2

16、7分，星期四32ClkAb YClkAb YClkClkClk Y第33頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四33clkabyLatch第34頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四34 展平(續(xù)) 時(shí)序邏輯根據(jù) VHDL原碼 產(chǎn)生一個(gè)與實(shí)現(xiàn)技術(shù)無(wú)關(guān)的通用原理圖(generic schematic)可以綜合的只是VHDL的子集(尚未標(biāo)準(zhǔn)化)其中,基本的時(shí)序元件包括: RS 觸發(fā)器 鎖存器-Latch 觸發(fā)器-Trigger 第35頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四35 觸發(fā)器: 邊緣敏感觸發(fā)器為同步操作時(shí)序邏輯元件，其輸出由輸入時(shí)鐘

17、所規(guī)定時(shí)刻的數(shù)據(jù)輸入確定,可想象為對(duì)數(shù)據(jù)的采樣控制。 a. 每一個(gè)同步賦值的信號(hào)對(duì)應(yīng)一個(gè)觸發(fā)器 b. 每個(gè)進(jìn)程只允許有一個(gè)時(shí)鐘 c. 最基本的觸發(fā)器為D觸發(fā)器,其形式為帶時(shí)鐘 控制的簡(jiǎn)單賦值語(yǔ)句,且數(shù)據(jù)輸出由時(shí)鐘觸發(fā)第36頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四36D 觸發(fā)器 architecture RTL of D Register is begin process （clk） begin if clkevent and clk=“1” then Q DQQD第37頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四37 優(yōu)化 時(shí)序優(yōu)化狀態(tài)優(yōu)化狀態(tài)減少：即寄存器個(gè)數(shù)

18、減少，合并等價(jià)狀態(tài)、刪除冗余狀態(tài)；狀態(tài)分配：將最小狀態(tài)表中的每個(gè)狀態(tài)分配一個(gè)狀態(tài)變量的編碼，目標(biāo)是造價(jià)最低（數(shù)字邏輯理論） 組合邏輯優(yōu)化面積小、速度快 面積小用與門和或門輸入端數(shù)之和表示面積大小。 速度快二級(jí)邏輯與或非門速度最快，級(jí)數(shù)多則慢 往往矛盾，根據(jù)需要折衷第38頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四38時(shí)序優(yōu)化時(shí)序電路：輸出信號(hào)out不僅依賴于輸入信號(hào)in的當(dāng)前值；還依賴于輸入信號(hào)in的歷史值。時(shí)序電路的記憶元件若是在統(tǒng)一的時(shí)鐘激勵(lì)下發(fā)生狀態(tài)轉(zhuǎn)換，則稱為同步時(shí)序電路。組合邏輯電路記憶元件輸入in輸出out次態(tài)next當(dāng)前狀態(tài)state第39頁(yè)，共75頁(yè)，2022年，

19、5月20日，20點(diǎn)27分，星期四39串并轉(zhuǎn)換器 框圖時(shí)鐘后沿觸發(fā); R :同步復(fù)位信號(hào);A :下一拍輸入D有效;收集D串行數(shù)據(jù)4位,并行輸出在Z上;DONE與Z輸出在同一周期,提示目標(biāo)器件數(shù)據(jù)在Z上;同時(shí)A下一脈沖到來(lái),指示新數(shù)據(jù)將在下一時(shí)鐘周期到達(dá)D;否則器件在送完并行數(shù)據(jù)以后,進(jìn)入復(fù)位狀態(tài),等待新數(shù)據(jù)到來(lái).規(guī)范第40頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四40時(shí)序圖狀態(tài)優(yōu)化第41頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四41時(shí)序機(jī)狀態(tài)圖第42頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四42狀態(tài)表1.用枚舉類型來(lái)表示狀態(tài)2.將狀態(tài)表編碼3.建模

20、第43頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四43時(shí)序優(yōu)化時(shí)序機(jī)綜合步驟：1）建立原始狀態(tài)圖（狀態(tài)表） 2）狀態(tài)化簡(jiǎn)：刪除冗余狀態(tài)、合并等價(jià)狀態(tài)。尋求一個(gè)功能等價(jià)的、狀態(tài)數(shù)目最小或接近最小的時(shí)序機(jī)-即寄存器個(gè)數(shù)減少； 3）狀態(tài)分配：將最小狀態(tài)表中的每個(gè)狀態(tài)分配一個(gè)狀態(tài)變量的編碼，目標(biāo)是造價(jià)最低； 4）用組合邏輯電路綜合的方法，實(shí)現(xiàn)次態(tài)函數(shù)和輸出函數(shù)（為組合電路輸出）。第44頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四44時(shí)序優(yōu)化狀態(tài)分配：給每個(gè)狀態(tài)分配一個(gè)記憶元件的編碼來(lái)表征該狀態(tài)。通常用寄存器（二值元件）作為記憶元件，因此是用寄存器所構(gòu)成的二進(jìn)制編碼代表狀態(tài)。

21、設(shè)狀態(tài)總數(shù)為n,寄存器長(zhǎng)度m,則：2m n第45頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四45控制電路和數(shù)據(jù)單元控制電路 第46頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四46 組合邏輯優(yōu)化 例1 單端輸出二級(jí)邏輯 Y1= X1X2X4 + X1X2X3X4 + X1X2X3X4 +X1X2X3X4+ X1X2X3X4 Y1=X1X2X4 +X1X3X4 + X2X3X4 Y1Y1X1 X1 X2 X2第47頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四47例2 多輸出二級(jí)邏輯Y1 = X1X2X3Y2 = X1X2X3+ X1X2X3 Y3 = X1

22、X2X3+ X1X2X3+ X1X2X3+ X1X2X3X1 X2X3Y1Y2Y3 0 0 0，0 0 1 0 0 1，0 0 1 0 1 0，X 0 1 0 1 1，X 0 1 1 0 0，1 1 0 1 0 1，0 1 0 T=第48頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四48例2 多輸出二級(jí)邏輯（續(xù)）優(yōu)化為：Y1 = X1X2X3Y2 = X1X2Y3 = X1 0 0 0，0 0 1 0 0 1，0 0 1 0 1 0，X 0 1 0 1 1，X 0 1 1 0 0，1 1 0 1 0 1，0 1 0T=0 0 X，0 0 10 1 X，X 0 11 0 0，1 1

23、01 0 1，0 1 0T=X2X1X3Y1Y2Y3真值表的陣列表示第49頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四49用多維邏輯空間來(lái)表達(dá)三種輸入集合 0 0 0，1 1 0 0 0 1，1 1 0 0 1 0，0 1 0COFF= 0 1 1，0 1 0 1 0 0， 0 0 1 1 0 1， 1 0 1 斷開(kāi)集合 導(dǎo)通集合 無(wú)關(guān)集合 0 1 0，1 0 0 0 1 1，1 0 0 1 1 0，1 1 1 1 1 1，1 1 1 0 0 0，0 0 1 0 0 1，0 0 1 0 1 0，0 0 1CoN= 0 1 1，0 0 1 1 0 0， 1 1 0 1 0 1， 0

24、 1 0CDC=真值表中Y為1的保留為1，其余非1位改為0真值表中Y為0的改為1，其余非0位的保留為0真值表中Y為X的改為1，其余非X位改為0第50頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四50 二級(jí)邏輯優(yōu)化關(guān)鍵技術(shù)邏輯函數(shù)的多維體表示： Y1 = X1X2X3 Y2 = X1X2多維邏輯空間： Y3 = X1 1 0 0 1 0 0Con= 1 0 X 0 1 0 0 X X 0 0 1（001）（100）（100）（101）（011）（000）（010）Y1Y2Y3Con的多維體表示第51頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四51 例1. 數(shù)1電路 ar

25、chitecture ALGORITHMIC of ONE_CNT isbegin process(A)variable NUM : INTERGER range 0 to 3; beginNUM :=0; for I in 0 to 2 loop; if A(I)=1 then NUN:=NUM+1; end if; end loop; C1 C0case NUM is when 0 = C C C C =“11” ;end case; end process;end ALGORITHMIC ; 算法描述真值表- Truth Table:-|A2 A1 A0 | C1 C0 |- |0 0

26、0 | 0 0 |- |0 0 1 | 0 1 |- |0 1 0 | 0 1 |- |0 x 1 1 | 1 0 |- |1 0 0 | 0 1 |- |1 0 x 1 | 1 0 |- |1 1 0 x | 1 0 |- |1x 1 1 | 1 1 |-第52頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四52 C1=(A(1) and A(0) ) or (A(2) and A(0) or (A(2) and A(1) C0=(A(2) and not A(1) and not A(0) or(not A(2) and A(1) and not A(0) or (A(2) an

27、d A(1) and A(0) or (not A(2) and not A(1) and A(0); C1=(A2A1A0 ) + (A2 A1 A0) + (A2A1A0)+ A2A1A0 C1=( A1A0 ) + (A2 A0) + (A2A1) C1=(A2 A1A0 ) + (A2 A1 A0) + (A2A1) = A0(A2 A1+ A2 A1 )+ (A2A1) =(A0 (A2 A1)+ (A2A1) C0=(A2 A1A0)+( A2A1A0)+ (A2A1A 0)+(A2A1A0);=A0(A2 A1)+A0(A2 A1)=A0 (A2 A1) 第53頁(yè)，共75頁(yè)，20

28、22年，5月20日，20點(diǎn)27分，星期四53G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012個(gè)倒向器、 7個(gè)與非門（4個(gè)3端口）、2個(gè)或非門第54頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四54 多維邏輯空間：（100）（011）（101）（111）（110）C1C0（001） （111） （010）00A2A0A1A0A2A1A2A1A0第55頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四55綜合后的邏輯圖Synopsys 綜合工具，LSI 10k庫(kù)，9個(gè)單元， 最長(zhǎng)路徑4.98ns第56頁(yè)，共75頁(yè)，2022年，5月20日，

29、20點(diǎn)27分，星期四56一位加法器第57頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四57邏輯函數(shù)的覆蓋-質(zhì)蘊(yùn)涵體覆蓋：符合一定條件的多維體集合覆蓋的性質(zhì)（導(dǎo)通覆蓋）：導(dǎo)通覆蓋：必須包含導(dǎo)通集合中全部頂點(diǎn)，不包括斷開(kāi)集合中任一頂點(diǎn)，但可包含無(wú)關(guān)集合中的某些頂點(diǎn)。覆蓋中的每一個(gè)多維體稱為蘊(yùn)涵體，每個(gè)蘊(yùn)涵體必須至少包含一個(gè)屬于導(dǎo)通集合的頂點(diǎn)。最小的蘊(yùn)涵體就是導(dǎo)通集合中的一個(gè)頂點(diǎn)。組成覆蓋的所有蘊(yùn)涵體都必須是質(zhì)蘊(yùn)涵體：如果一個(gè)蘊(yùn)涵體不會(huì)被另一個(gè)已存在或可能存在的蘊(yùn)涵體全部包含，則稱此蘊(yùn)涵體為質(zhì)蘊(yùn)涵體。覆蓋中應(yīng)排除非質(zhì)蘊(yùn)涵體。覆蓋中所有的質(zhì)蘊(yùn)涵體都是必要質(zhì)蘊(yùn)涵體：如果一個(gè)質(zhì)蘊(yùn)涵體中至少有一

30、個(gè)頂點(diǎn)未被覆蓋中的其他質(zhì)蘊(yùn)涵體包含，則稱此質(zhì)蘊(yùn)涵體為必要質(zhì)蘊(yùn)涵體。覆蓋中應(yīng)排除非必要質(zhì)蘊(yùn)涵體。第58頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四58組合邏輯優(yōu)化組合邏輯電路綜合的基本方法：把設(shè)計(jì)者的原始描述轉(zhuǎn)化為初始覆蓋表覆蓋表最小化：將初始覆蓋最小化（排除非質(zhì)蘊(yùn)涵體以及非必要質(zhì)蘊(yùn)涵體），即以最低或接近最低成本實(shí)現(xiàn)該電路找出一個(gè)與最小化覆蓋表相對(duì)應(yīng)的組合邏輯電路第59頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四59覆蓋的最小化冗余的判斷冗余蘊(yùn)涵體的刪除冗余連線的刪除覆蓋的評(píng)價(jià)與最小化的策略（成本） 1).與門的個(gè)數(shù)，即必要的質(zhì)蘊(yùn)涵體個(gè)數(shù)與門個(gè)數(shù)=或門輸入端數(shù) 2).

31、連線的個(gè)數(shù)，即與門和或門的輸入端口數(shù) 3).單個(gè)與門的輸入端數(shù) 4).單個(gè)或門的輸入端數(shù) 5).單個(gè)與門的扇出數(shù)：FO-元件可驅(qū)動(dòng)同類元件個(gè)數(shù)成本（1）為第1成本,（2）為第2成本， 單個(gè)門成本為（3）+（5）；第60頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四60例3 多級(jí)邏輯優(yōu)化 Y1= X1X2X3X4 + X1X2X3X5+ X1X2X6 Y1=X1X2 （ X3X4 + X3X5+ X6）x1 x2 x3 x4 x3 x5 x6 x3 x4 x3 x5 x6Y1Y1x1x2以輸入端數(shù)算面積，以邏輯級(jí)數(shù)算速度。第61頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四61 工藝映射選擇元件選擇驅(qū)動(dòng)強(qiáng)度優(yōu)化第62頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四62示例以面積為目標(biāo)（1） 69門，10.8ns第63頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四63以速度為目標(biāo)（1） 487門,4.5ns第64頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期四64以面積為目標(biāo)（2）第65頁(yè)，共75頁(yè)，2022年，5月20日，20點(diǎn)27分，星期