使用ISE設(shè)計工具優(yōu)化FPGA的功耗

1、【W(wǎng)ord版本下載可任意編輯】 使用ISE設(shè)計工具優(yōu)化FPGA的功耗從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實現(xiàn)數(shù)字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供給商及其客戶關(guān)注的問題。 降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動電子設(shè)備等新興 市場之門的關(guān)鍵。 Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說明如何應(yīng)用計算機輔助設(shè)計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 CMOS電路中的功耗由靜態(tài)(漏電)功耗和動態(tài)功耗

2、兩部分組成。動態(tài)功耗是由電路信號 上的瞬變所致，由下式?jīng)Q定： 式中Ci表示信號i的電容；fi為開關(guān)率，表示信號i上的瞬變率；V是電源電壓。 靜態(tài)功耗是電路在靜止、空閑狀態(tài)下的功耗。工藝尺寸縮小(如65納米工藝)意味著更低的電源電壓和更小的晶體管尺寸，致使導線長度縮短、電容量減小以及總動態(tài)功耗降低。較小的工藝幾何尺寸還意味著較短的晶體管溝道和較薄的柵極氧化層，致使靜態(tài)功耗隨著工藝尺寸縮小而增加。 FPGA的功耗 對于實現(xiàn)給定的邏輯電路而言，F(xiàn)PGA的可編程性和靈活性使其功耗效率比定制ASIC要低。FPGA的配置電路和配置存儲器要占用硅片面積，致使導線延長和互連電容增加。在FPGA中，預制金屬導線

3、段上附加的可編程布線開關(guān)產(chǎn)生互連，從而加重了信號產(chǎn)生的電容性負載。 FPGA中的動態(tài)功耗大部分消耗在可編程布線架構(gòu)中。同理，靜態(tài)功耗與晶體管總寬度成正比。FPGA的晶體管有相當一部分是互連架構(gòu)，這是造成漏電流的主要因素。因此，互連架構(gòu)應(yīng)該是FPGA功耗優(yōu)化的主要攻關(guān)目標。 當然，可以通過工藝技術(shù)、硬件架構(gòu)或電路級修改來解決功耗問題。例如，Virtex-5FPGA含有對角線互連資源，允許用較少的布線導體構(gòu)成連接，從而減少互連電容。在晶體管級，Virex-4和Virtex-5兩種FPGA都是采用三氧化層工藝技術(shù)來抑制漏電流。根據(jù)其速度、功耗和可靠性要求，可以為每個晶體管使用三種氧化層厚度。與在標準

4、FPGA架構(gòu)中實現(xiàn)同樣功能相比，擴大使用DSP和處理器等硬IP模塊也可以降低功耗。 不必花費錢去更改硬件，也可以降低功耗。您可以通過新型的功率驅(qū)動的CAD算法和設(shè)計流程(如ISE9.2i軟件中采納的算法和設(shè)計流程)來解決功耗問題。 布局 Xilinx布局器的算法采用了解析(數(shù)學)技術(shù)。這種算法從有重疊的初始設(shè)計布局開始，然后使用強化抽象法從高度擁擠區(qū)去除邏輯塊，終形成可行的無重疊布局。一旦完成解析布局，便在已布局的設(shè)計上運行交換式局部優(yōu)化，以進一步細化布局。本布局器使用的傳統(tǒng)成本函數(shù)按下式考慮導線長度和時間： 總成本=aw+bT 式中W和T分別是導線長度成本和時間成本，a和b是標量加權(quán)系數(shù)。a

5、和b的值可以根據(jù)時間對導線長度的相對優(yōu)先級設(shè)定。布局器的成本核算方案如圖1所示。 因為開展布局時還沒有實際線路，所以導線長度成本是依據(jù)導線長度估算。同理，時間成本是依據(jù)用戶提供的限制條件和連接延遲的估算值。為了優(yōu)化功耗，我們用為成本函數(shù)增加功耗成分的方法擴展了解析布局和局部優(yōu)化，如圖1右側(cè)所示。修改后的成本函數(shù)如下： 總成本=aW+bT+cPdynamic 式中Pdynamic是估算的動態(tài)功耗，c是標量加權(quán)系數(shù)?？梢詮姆抡嬷刑崛⌒盘栭_關(guān)率數(shù)據(jù)，然后將其提供應(yīng)工具。反之，如果不提供任何開關(guān)率數(shù)據(jù)，則工具根據(jù)邏輯功能為初始輸入，為后續(xù)輸出假定一個默認的開關(guān)率，并且將開關(guān)率推廣到其余信號。為了獲得結(jié)

6、果，需要有用戶提供的開關(guān)率數(shù)據(jù)。 在布局過程中，信號的電容是未知的，因此必須估算。根據(jù)布局過程中已有的信號參數(shù)，我們建立一個電容估算經(jīng)驗模型： 式中f是普通數(shù)學函數(shù)；Ci是信號i的電容；FO是信號i的扇出數(shù)；XSi和Ysi分別是布局*號i的X跨度和Y跨度。這些參數(shù)與架構(gòu)無關(guān)，并且在布局過程中已經(jīng)具備。 為建立此模型，我們提取了從Xilinx客戶那里收集的一組設(shè)計中每個信號的電容、扇出數(shù)、X跨度和Y跨度。然后，我們用平方回歸分析法，將電容整理成模型參數(shù)的一個二次函數(shù)。就各種設(shè)計平均而言，該解析公式的誤差為30。 布線 一旦將邏輯塊分配到FPGA上的物理位置，我們就必須為各塊之間的連接開展布線。布

7、線器采用一種協(xié)商擁擠布線算法，該算法在初始迭代中允許信號間短路。在后續(xù)迭代中，對短路的產(chǎn)生逐漸加大處分，直到僅剩一個信號使用布線導體。對時間關(guān)鍵型連接布線的方式，應(yīng)盡量縮短其延遲，這涉及密集型的RC延時計算。不過，大多數(shù)連接并非時間關(guān)鍵型。 在功耗監(jiān)控型布線器中，我們選擇優(yōu)化這類非關(guān)鍵型連接的電容。為到達這一目的，我們針對非時間關(guān)鍵型連接修改了布線器的成本函數(shù)，以便考慮電容，這與上述根據(jù)其他因素(如估算的延遲或缺陷)的方法截然相反。 該布線圖中的每個節(jié)點表示一個布線導體或邏輯塊引腳，每條邊線表示一個可編程布線開關(guān)。布線器必須在源引腳和目標引腳之間選擇一條路徑。圖中各節(jié)點內(nèi)部所示為該節(jié)點的原始成

8、本和電容成本。若要盡量降低原始成本，源引腳和目標引腳之間的布線就應(yīng)采納藍色路徑。然而，在功耗監(jiān)控型流程中，布線器會使用綠色路徑，因為這條路徑的總體電容較低。 功耗監(jiān)控型布局與布線的結(jié)果 我們使用傳統(tǒng)布局布線流程和上述功耗型流程兩種方法，對一組工業(yè)設(shè)計開展了布局布線。這些設(shè)計的初始輸入附加一個基于線性反應(yīng)移位存放器(LFSR-based)的偽隨機矢量生成器，從而增加了內(nèi)置的自動輸入矢量生成功能。這樣，無需大量使用外部波形就能完成動 態(tài)功耗的板級測量。 我們把這些工業(yè)設(shè)計映射到了Spartan-3、Viitex-4和Viltex-5器件中。結(jié)果顯示，動態(tài)功耗降低率對于Spartan-3FPGA達1

9、4，對于Virtex_4FPGA達11，對于Virtex-5FPGA達12。就所有設(shè)計平均而言，動態(tài)功耗降低率對于Spartan-3FPGA為12，對于Virtex-4FPGA為5，對于Virtex-5FPGA為7。就所有系列平均而言，速度性能下降在3和4之間。我們隊為，這樣小的性能損失在注重功耗的設(shè)計中是可以承受的。考慮到這些僅僅是軟件修改的初始結(jié)果，我們認為所取得的功耗效益是令人振奮的。 降低邏輯塊內(nèi)部功耗 本文討論的布局和布線優(yōu)化旨在降低互連架構(gòu)中的功耗。我們還設(shè)計了一種降低邏輯塊內(nèi)部功耗的方法，尤其是在未使用全部查找表(LUT)時，降低LUT中的功耗。K個輸入的LUT是小存儲器，只用幾

10、個K輸入即可實現(xiàn)任意邏輯功能。圖3所示為用一個假設(shè)的三輸入LUT(輸入A1、A2和A3)實現(xiàn)二輸入邏輯與功能的過程。多路復用器樹左側(cè)的LUTSRAM所示內(nèi)容為邏輯與的真值表。 通常，未使用的輸入作為無關(guān)項處理，假設(shè)為0或1。所以，為了在圖3所示的情況下說明這一點，Xilinx軟件在LUTSRAM存儲器內(nèi)容的上下兩半部分中重復了該邏輯功能?？蛻粼O(shè)計中經(jīng)常出現(xiàn)未使用的LUT輸入，特別是Virtex-5設(shè)計，它的LUT有六個輸入。 為了評價在工業(yè)設(shè)計上開展的這一優(yōu)化，我們開展了板級功耗測量，發(fā)現(xiàn)動態(tài)功耗節(jié)省了幾個百分點。這些結(jié)果說明大有前途，因為可以在布線后開展優(yōu)化，不會造成面積或性能損失，從這種意義上講，這種優(yōu)化是的。 結(jié)語 結(jié)果顯示，在