第三章vhdl語言程序的基本結(jié)構(gòu)講義

VHDL語言程序的基本結(jié)構(gòu)VHDL語言程序通常含5部分：實(shí)體entity：構(gòu)造architecture：配configuration：包集package：庫library：3.1VHDL語言設(shè)計(jì)的基本單元及其VHDL語言設(shè)計(jì)的基本單元就是一個(gè)設(shè)計(jì)實(shí)體。初級設(shè)計(jì)單元公用設(shè)計(jì)數(shù)據(jù)PACKAGEpkg1IS}...NEDPACKAGEpkg1ARCHITCTUREarch3OFent1ISPACKAGEBODYpkg1IS}...ENDPACKAGEBODYpkg1;}ARCHITECTUREarch2OFent1IS}ARCHITECTUREarch1OFent1ISVHDL語言程序的基本結(jié)構(gòu)VHDL語言程序通常含5部分：實(shí)體entity：構(gòu)造architecture：配configuration：包集package：庫library：3.1VHDL語言設(shè)計(jì)的基本單元及其VHDL語言設(shè)計(jì)的基本單元就是一個(gè)設(shè)計(jì)實(shí)體。初級設(shè)計(jì)單元公用設(shè)計(jì)數(shù)據(jù)PACKAGEpkg1IS}...NEDPACKAGEpkg1ARCHITCTUREarch3OFent1ISPACKAGEBODYpkg1IS}...ENDPACKAGEBODYpkg1;}ARCHITECTUREarch2OFent1IS}ARCHITECTUREarch1OFent1IS}...BEGIN}...次級設(shè)計(jì)單元ENDARCHITECTUREarch1;VHDL的設(shè)計(jì)單元基本單元的基本組成：ENTITYent1IS}...BEGIN}...ENDENTITYent1;CONFIGURATIONcfg1OFent1IS}...ENDCONFIGURATIONcfg1;序和函數(shù)。選取所需單元組成系統(tǒng)的不同版本描述所設(shè)計(jì)系統(tǒng)的外部接口信號，是可見的?；締卧幕窘M成：例如：二選一電路基本設(shè)計(jì)單元的VHDL描述：d0qd1seld0&≥q1&d1sel3.1.1實(shí)體說明實(shí)體說明是一個(gè)設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，描述設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口。規(guī)定設(shè)計(jì)單元的輸入輸出接口信號或引腳，是設(shè)計(jì)實(shí)體經(jīng)封裝后對外的一個(gè)通信界面。1、類屬參數(shù)說明中間在方括號內(nèi)的語句描述，在特定的情況下并非是必須的。VHDL仿真測試基準(zhǔn)等情況中可以省去方括號中的語句。實(shí)體說明單元的常用語句結(jié)構(gòu)如下：E TY實(shí)體名IS類屬表)；]END實(shí)體名；ENTITYmuxISgeneric(m:time:=1ns);PORT(d0,d1,sel:in基本單元的基本組成：例如：二選一電路基本設(shè)計(jì)單元的VHDL描述：d0qd1seld0&≥q1&d1sel3.1.1實(shí)體說明實(shí)體說明是一個(gè)設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，描述設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口。規(guī)定設(shè)計(jì)單元的輸入輸出接口信號或引腳，是設(shè)計(jì)實(shí)體經(jīng)封裝后對外的一個(gè)通信界面。1、類屬參數(shù)說明中間在方括號內(nèi)的語句描述，在特定的情況下并非是必須的。VHDL仿真測試基準(zhǔn)等情況中可以省去方括號中的語句。實(shí)體說明單元的常用語句結(jié)構(gòu)如下：E TY實(shí)體名IS類屬表)；]END實(shí)體名；ENTITYmuxISgeneric(m:time:=1ns);PORT(d0,d1,sel:inbit;q:outbit);ENDmux;ArchitecturedataflowofmuxisBeginvariabletmp1,tmp2,tmp3:bit;begin實(shí)體說明+構(gòu)造體說明注意：(1)該模塊被調(diào)用時(shí)從外部傳入?yún)?shù)值。(2)參數(shù)值可以為本實(shí)體所屬的結(jié)構(gòu)體使用。(3)傳入的類屬參數(shù)作為常量使用，在使用時(shí)不能修改。2、端口說明(PORT)端口說明是對于一個(gè)設(shè)計(jì)實(shí)體與外部接口的描述。1）端口名：是設(shè)計(jì)者為實(shí)體的每一個(gè)對外通道所取的名字；（實(shí)現(xiàn)該設(shè)計(jì)程序的器件外部引腳的名稱）注意：(1)該模塊被調(diào)用時(shí)從外部傳入?yún)?shù)值。(2)參數(shù)值可以為本實(shí)體所屬的結(jié)構(gòu)體使用。(3)傳入的類屬參數(shù)作為常量使用，在使用時(shí)不能修改。2、端口說明(PORT)端口說明是對于一個(gè)設(shè)計(jì)實(shí)體與外部接口的描述。1）端口名：是設(shè)計(jì)者為實(shí)體的每一個(gè)對外通道所取的名字；（實(shí)現(xiàn)該設(shè)計(jì)程序的器件外部引腳的名稱）——標(biāo)示符實(shí)體端口說明的一般書寫格式如下：PORT(端口名：端口模式數(shù)據(jù)類型{；端口名：端口模式數(shù)據(jù)類型})；或者說：是CPLD/FPGA器件外部引腳信號的名稱、數(shù)據(jù)類型和傳輸方向的描述。例如：ENTITYMCKISGENERIC(WIDTH： EGER:=16；RISEW：TIME:=1ns；FALLW：TIME:=1ns)；PORT(ADD_BUS：OUTSTD_LOGIC_VECTOR(WIDTH-1DOWNTO0));ENDMCK;類屬(GENERIC)放在實(shí)體說明部分。是一些信息，默認(rèn)的參數(shù)值。如端口大小、總線寬度、時(shí)間等。類屬說明的一般書寫格式如下：GENERIC([常數(shù)名：數(shù)據(jù)類型[：=設(shè)定值][；常數(shù)名：數(shù)據(jù)類型[]])；3）端口的數(shù)據(jù)類型：標(biāo)準(zhǔn)類型：BIT和BIT_VICTOR和STD_LOGIC_VECTOR擴(kuò)展類型 庫和程序包的 ，并且 在程序中注意：端口信號與類屬參數(shù)的類型不能在entity中定義，必須在程序包package中預(yù)先定義。3）端口的數(shù)據(jù)類型：標(biāo)準(zhǔn)類型：BIT和BIT_VICTOR和STD_LOGIC_VECTOR擴(kuò)展類型 庫和程序包的 ，并且 在程序中注意：端口信號與類屬參數(shù)的類型不能在entity中定義，必須在程序包package中預(yù)先定義。方向定義含 義IN輸入OUT輸出（構(gòu)造體內(nèi)部不能再使用）INOUT雙向BUFFER輸出（構(gòu)造體內(nèi)部可再使用）4）端口說明（port)舉例3.1.2構(gòu)造體（結(jié)構(gòu)體）ARCHITCTURE構(gòu)造體是用于描述設(shè)計(jì)實(shí)體的（元件及內(nèi)部的連接關(guān)系）以及實(shí)體端口間的邏輯關(guān)系（實(shí)體的行為。注意：構(gòu)造體一定要跟在實(shí)體說明的后面4）端口說明（port)舉例3.1.2構(gòu)造體（結(jié)構(gòu)體）ARCHITCTURE構(gòu)造體是用于描述設(shè)計(jì)實(shí)體的（元件及內(nèi)部的連接關(guān)系）以及實(shí)體端口間的邏輯關(guān)系（實(shí)體的行為。注意：構(gòu)造體一定要跟在實(shí)體說明的后面1、構(gòu)造體描述的一般語句構(gòu)造體的描述方法：行為級描述、RTL（數(shù)據(jù)流）級描述、結(jié)構(gòu)描述（邏輯元件連接）LIBRARYIEEE;USEIEEE.STD_LOGIC.1164.ALL;AND2ISGENERIC(RISEW：TIME:=1ns；FALLW ：TIME:=1ns)；LIBRARYIEEE; A0：INSTD_LOGIC；USEIEEE.STDLIC.16.ALL; OUTSTDLOGIC)；ENTITYmmISPORT(n0,n1,select:INSTD_LOGIC;Q :OUTSTD_LOGIC;Bus : OUT STD_LOGIC_VECTOR(7DOWNTO0));ENDmm;構(gòu)造體的語句格式如下：ARCHITECTUREOFIS[定義語對數(shù)據(jù)類型、常數(shù)、信號、子程序和元BEGIN件等元素的說明。不是必須的。]END構(gòu)造體名；構(gòu)造體的語句格式如下：ARCHITECTUREOFIS[定義語對數(shù)據(jù)類型、常數(shù)、信號、子程序和元BEGIN件等元素的說明。不是必須的。]END構(gòu)造體名；以各種不同的描述風(fēng)格描述實(shí)體邏輯行為2、構(gòu)造體定義語句及并行處理語句在一個(gè)構(gòu)造體中說明和定義的數(shù)據(jù)類型、常數(shù)、元件、函數(shù)和過程只能用于這個(gè)構(gòu)造體中。若希望其能用于其他的實(shí)體或構(gòu)造體中，則來處理。將其作為程序包一個(gè)構(gòu)造體內(nèi)可以包含多條并行描述語句，它們不以書寫的先后順序?yàn)閳?zhí)行順序?？偸峭瑫r(shí)在執(zhí)行。有8條并發(fā)描述語句。注意：實(shí)體名必須是所在設(shè)計(jì)實(shí)體的名字，而構(gòu)造體名可以由設(shè)計(jì)者自己選擇，但當(dāng)一個(gè)實(shí)體具有多個(gè)結(jié)構(gòu)體時(shí)，構(gòu)造體的取名不可重復(fù)。通常用Beioral(行為、dataflow(數(shù)據(jù)流描述）或structural(結(jié)構(gòu)描述）3.3vhdl構(gòu)造體描述的三種方法例3-12二選一數(shù)據(jù)選擇器?ENTITYmuxISPORT(d0,d1:INBIT;3.3.1 只表示輸入和輸出間轉(zhuǎn)換的行3.3vhdl構(gòu)造體描述的三種方法例3-12二選一數(shù)據(jù)選擇器?ENTITYmuxISPORT(d0,d1:INBIT;3.3.1 只表示輸入和輸出間轉(zhuǎn)換的行（硬件邏輯行為方式Q：OUTBIT);ENDmux;ARCHITECTUREbeBEGINPRO BEGINTHENq<=d0;ELSEq<=d1;ENDIF;eOFmuxISENDPROS;ENDbee;例3-13二選一數(shù)據(jù)選擇器3.3.2RTL級描述（數(shù)據(jù)流描述方式：以規(guī)定設(shè)計(jì)中的各種寄存?ENTITYmuxISPORT(d0,d1:INBIT;sel:INBIT;q：OUTBI寄存器之間邏輯。組合ENDmux;ARCHITECTUREbeeOFmuxIS數(shù)據(jù)流描述方式能比較直觀地表達(dá)底層邏輯行為。BEGINcale:PROBEGINS(d0,d1,sel)d0tmp1Nsel<=NOTsel;例3-13二選一數(shù)據(jù)選擇器3.3.2RTL級描述（數(shù)據(jù)流描述方式：以規(guī)定設(shè)計(jì)中的各種寄存?ENTITYmuxISPORT(d0,d1:INBIT;sel:INBIT;q：OUTBI寄存器之間邏輯。組合ENDmux;ARCHITECTUREbeeOFmuxIS數(shù)據(jù)流描述方式能比較直觀地表達(dá)底層邏輯行為。BEGINcale:PROBEGINS(d0,d1,sel)d0tmp1Nsel<=NOTsel;&tmp3≤1 qd1tmp2tmp2<=d1ANDnsel;&nselseltmp3<=tmp1ORtmp2;q<=tmp3;3-4二選一數(shù)據(jù)選擇器電路圖ENDPROS;ENDbee;3.3.3結(jié)構(gòu)描述：是表示元件之間的互聯(lián)，次的設(shè)計(jì)實(shí)體可以調(diào)用低層次設(shè)計(jì)實(shí)體。最接近實(shí)際的硬件電路結(jié)構(gòu)。使用元件說明語句和元件例化語句例3-14ARCHITECTUREstruOFmuxIS定義信號BIT;tmp1,tmp2,tmp3,nselCOMPONENd2PORT(a,b：INBIT；：OT3.3.3結(jié)構(gòu)描述：是表示元件之間的互聯(lián)，次的設(shè)計(jì)實(shí)體可以調(diào)用低層次設(shè)計(jì)實(shí)體。最接近實(shí)際的硬件電路結(jié)構(gòu)。使用元件說明語句和元件例化語句例3-14ARCHITECTUREstruOFmuxIS定義信號BIT;tmp1,tmp2,tmp3,nselCOMPONENd2PORT(a,b：INBIT；：OTENDCOMPONENT；COMPONENTinvINBIT；：OUTENDCOMPONENT；定義元件and2定義語句PORT(a：定義元件inv定義元件or2COMPONENT or2BEGINPORT(a,b：INBIT；MAP(a=>sel,c=>nsel);MAP(d0,sel,tmp1)；并行處理語句PORTMAP(d1,nsel,tmp2)；ENDsq<=tm;3;3.2VHDL語言構(gòu)造體的子結(jié)構(gòu)描述三種：3.2.1BLOCK語句結(jié)構(gòu)BLOCK語句結(jié)構(gòu)PRO 構(gòu)SUBPROGRAMS(子程序）結(jié)構(gòu)一個(gè)構(gòu)造體內(nèi)可以包含多個(gè)BLOCK語句，每個(gè)BLOCK語句描述一個(gè)子模塊的功能，相當(dāng)于電原理圖中子原理圖。格式：[塊結(jié)構(gòu)名：]BLOCK塊頭generic語句、genericmap語句、port語句、portmap語句實(shí)現(xiàn)信號一個(gè)構(gòu)造體內(nèi)可以包含多個(gè)BLOCK語句，每個(gè)BLOCK語句描述一個(gè)子模塊的功能，相當(dāng)于電原理圖中子原理圖。格式：[塊結(jié)構(gòu)名：]BLOCK塊頭generic語句、genericmap語句、port語句、portmap語句實(shí)現(xiàn)信號的及參數(shù)的定義?？捎锌蔁o{說明語句}BE可有可無同構(gòu)造體的定義語句，對BLOCK語句用到的數(shù)據(jù)類型定{并發(fā)處ENDBLOCK塊結(jié)說明，子程序說明及子程序體，子句例3-5用BLOCK語句描述二選一選擇器用BLOCK語句描述CPU（P83例4-21）Block語句的嵌套(P82例4-20)使用block語句子結(jié)構(gòu)應(yīng)注意：語句（3）BLOCK語句可以嵌套，外層block中的說明語句說明的內(nèi)容（信號、元件等）內(nèi)層block語句可以用，反之不能?；榍短椎腷lock語句說明的對象不能重名。（2）block語句結(jié)構(gòu)內(nèi)部的語句也是并行執(zhí)行的，與書寫順序無關(guān)。（1）一個(gè)構(gòu)造體內(nèi)可以包含多個(gè)獨(dú)立的block語句結(jié)構(gòu)。它們是并行執(zhí)行的。帶有條件的block語句 式block語句衛(wèi)式block語句格式：例3-6衛(wèi)式block語句描述D觸發(fā)器ENTITYlatchISPORT帶有條件的block語句 式block語句衛(wèi)式block語句格式：例3-6衛(wèi)式block語句描述D觸發(fā)器ENTITYlatchISPORT(d,clk:INBIT;q,qb:OUTBIT);ENDlatch;ARCHITECTURElatch_guradOFlatchISBEGINBLOCK(clk=‘1’)BEGINq<=GUARDEDdAFTER5ns;qb<=GUARDEDNOT(d)AFTER7ns;ENDBLOCKG1;ENDlatch_guard;3.2.2進(jìn)程語句（pros)Block語句可以被綜合。衛(wèi)式Block語句不可以被綜合，只能用于仿真。信號賦值符號后必須有g(shù)uarded一詞衛(wèi)式布爾表達(dá)式[塊結(jié)構(gòu)名]：BLOCK衛(wèi)式布爾表達(dá)式)beginendblock在賦值符號后要加入它是一種并發(fā)描述語句，描述硬件系統(tǒng)并為的最基本語句。例3-7pros語句實(shí)現(xiàn)二選一數(shù)據(jù)選擇器變量說明語句順序執(zhí)行語Pro3.Pros語句實(shí)現(xiàn)D觸發(fā)器s語句的啟動(dòng)ENTITYmuxISPORT(d0,d1,sel:inbit;q:outbit);ENDmux;Architecture它是一種并發(fā)描述語句，描述硬件系統(tǒng)并為的最基本語句。例3-7pros語句實(shí)現(xiàn)二選一數(shù)據(jù)選擇器變量說明語句順序執(zhí)行語Pro3.Pros語句實(shí)現(xiàn)D觸發(fā)器s語句的啟動(dòng)ENTITYmuxISPORT(d0,d1,sel:inbit;q:outbit);ENDmux;Architecturedataf 敏感信號isBeginpro s(d0,d1,sel)variabletmp1,tmp2,tmp3:bit;begintmp1:=d0andsel;tmp2:=d1and(notsel);順序描述語句語句格式：[進(jìn)程名]：pro s(敏感信號表)bpro s語句使用的類型、常量子程序 、子程序體、屬性 、屬性指定等endpro s[進(jìn)程名]；4.進(jìn)程（pros)的同步描述pro同時(shí)還可以進(jìn)行通信。s語句存在，它們并行同步執(zhí)行，多pro多Pros語句通信是通過在結(jié)構(gòu)體中定義的信號來實(shí)現(xiàn)。s語句通信注意：pro s4.進(jìn)程（pros)的同步描述pro同時(shí)還可以進(jìn)行通信。s語句存在，它們并行同步執(zhí)行，多pro多Pros語句通信是通過在結(jié)構(gòu)體中定義的信號來實(shí)現(xiàn)。s語句通信注意：pro s語句敏感表和wait語句只能有一個(gè)。Pro s語句的敏感表中敏感信號與pro s語句描述硬件電路的輸入信號一一對應(yīng)。任何一個(gè)敏感信號發(fā)生變化都將啟動(dòng)pros語句，從上到下順序pros語句執(zhí)行完了,回到pros次的變化。Pro s語句可以不帶敏感表，但是要在endpro s;語句前加入waiton信號1，信號2，…；=pro beginOutput<=AorB;waitonA,B;endpro s;pro s(A,B)beginOutput<=AorB;endpro s;EntityisPort(event_a:inbit);;EndArchitecturecatch_ballofisSignalto_a,to_b:bit:=‘0’;beginA:probegins(event_a,to_a)If(event_a’event and event_a=‘1’)or(to_a’evendto_a=‘1’)then20ns;after30ns;Endif;toTo_bs;2010EntityisPort(event_a:inbit);;EndArchitecturecatch_ballofisSignalto_a,to_b:bit:=‘0’;beginA:probegins(event_a,to_a)If(event_a’event and event_a=‘1’)or(to_a’evendto_a=‘1’)then20ns;after30ns;Endif;toTo_bs;20103.2.3子程序（subprogram）結(jié)構(gòu)描述子程序有兩種類型：在一起包集合；幾個(gè)包集合匯集在一起就形成了一個(gè)庫。1、過程語句（procedure)例3-8將位矢量轉(zhuǎn)換為整數(shù)函數(shù)（function)子程序含義和其它高級語言中的子程序概念相當(dāng)。在主程序調(diào)用后，能將處理結(jié)果返回主程序的程序模塊。用來實(shí)現(xiàn)系統(tǒng)程序中多處 使用的功能模塊?？梢苑磸?fù)調(diào)用，但只有子程序調(diào)用返回后，方可再次調(diào)用。B:pro beginIf((to_b’even dto_b=‘1’)thenafter20ns;Endif;Endpro Endcatch_ball;2、函數(shù)語句例3-10：用函數(shù)說明語句描述兩數(shù)取最大值的功能過程和函數(shù)的區(qū)別過程結(jié)束用“end”即可函數(shù)必須由2、函數(shù)語句例3-10：用函數(shù)說明語句描述兩數(shù)取最大值的功能過程和函數(shù)的區(qū)別過程結(jié)束用“end”即可函數(shù)必須由return語句結(jié)束，且返回一個(gè)值。過程調(diào)用將輸出值（out,inout)傳遞給調(diào)用者定義的信號或變量，調(diào)用語句是一條語句。函數(shù)調(diào)用將函數(shù)產(chǎn)生的返回值賦給調(diào)用者定義的信號或變量，調(diào)用語句為一個(gè)表達(dá)式。3）形參的方式：過程 in，out，inout函數(shù)-----只有in，所以省略。庫：經(jīng)過編譯后的數(shù)據(jù)的集合。存放包集合定義、實(shí)體定義、結(jié)構(gòu)體定義和配置定義。庫有5種：IEEE庫，STD庫、用戶定義的庫、WORK庫、ASIC庫。IEEE庫包含:IEEE正式認(rèn)可的標(biāo)準(zhǔn)包集合Std_Logic_1164Std_Logic_Arith公司提供不被IEEE承認(rèn)，但允許其放在IEEE庫中Std_Logic_Unsigned用法舉例：Libraryieee;Useieee.std_logic_1164.all;STD庫、WORK庫、用戶定義的庫STD庫：STD庫是VHDL的標(biāo)準(zhǔn)庫。在庫中有名為SDARD的包集合（標(biāo)準(zhǔn)數(shù)據(jù)類型均在此包集合中定義，還有EXTISTD庫、WORK庫、用戶定義的庫STD庫：STD庫是VHDL的標(biāo)準(zhǔn)庫。在庫中有名為SDARD的包集合（標(biāo)準(zhǔn)數(shù)據(jù)類型均在此包集合中定義，還有EXTISTD；USESTD.TEXTIO.ALL;WORK庫：現(xiàn)行作業(yè)庫。設(shè)計(jì)的所有VHDL程序都自動(dòng)存放在進(jìn)行說明（也就是說他總是可見的3.4.2包集合包集合書寫格式:packageis［說明語句］；end包集合名；packagebodyis［說明語句］；end包集合名；例3-16包集合實(shí)例3.4.3配置層與層之間—元件實(shí)體與結(jié)構(gòu)體之間與被調(diào)用實(shí)體LIBRARY庫名；USE 庫名.包集合名.項(xiàng)目名（過程名或函數(shù)名或ALL）;若使用SDARD包中的數(shù)據(jù)可以說明（也就是說他總是可見的），但是若使用TEXTIO包，則按照如下格式說明：配置指定語句格式：OFISFor選配構(gòu)造體名［語句說明；最簡單的形式Endfor;END配置名；例3-19:Libraryieee;ENTITYnandIS配置指定語句格式：OFISFor選配構(gòu)造體名［語句說明；最簡單的形式Endfor;END配置名；例3-19:Libraryieee;ENTITYnandISPORT(a,b：INstd_logic；c：outstd_logic)；ENDnand;實(shí)體nand由構(gòu)造體two配置名為second實(shí)體nand由構(gòu)造體one實(shí)現(xiàn),配置名為ARCHITECTUREtwoOFnandISBEGINwhen(a